一、进一步认识构造体在VHDL中的作用。 二、构造体的三种描述方式：

第一节 VHDL编程方法 第二节 定时建模的方法 第三节 用错误检查提高建模准确性 第四节 提高仿真性能建模 第五节 对逻辑操作查表 第六节 Process语句—避免无限循环 第七节 用VHDL做仿真激励

第一节 数据类型定义 第二节 提取对象的信息

关于使用同步设计还是异步设计，已有很多讨论。同步电路易于设 计和修改，并且和工艺关系不大，但是它通常不如异步电路效率高，即 占用芯片面积较大。异步设计通常需要有更高的设计技巧和经验

5.1 信号的分类 静态同步 ASIC 中的所有信号可以分为以下三种：时钟、控制信号和数据

第一节 并行分解 第二节 串行分解 第三节 并行与串行建模比较 第四节 信号与变量赋值 第五节 多值驱动的决断 第六节 产生共享模块

电路要求 kbencoder 数据输入 i[7..0] 低电平有效 控制输入 el 低电平有效 数据输出 a[2..0] 反函数输出：表达最高位优先编码 数据输出 b[2..0] 反函数输出：表达次高位优先编码 设计思想：

一、标识符 二、数据对象(对象的申明) 三、数据类型 四、操作符

组合逻辑电路设计实例 一、简单门电路 二、加法器 三、编码译码器 四、多路处理器

一、COMPONENT语句 二、COMPONENT_INSTANT语句