在前面九章学习的基础上,通过本章十个阶段的练习,一定能逐步掌握 Verilog hdl设计的 要点。我们可以先理解样板模块中每一条语句的作用,然后对样板模块进行综合前和综合后 仿真,再独立完成每一阶段规定的练习。当十个阶段的练习做完后,便可以开始设计一些简 单的逻辑电路和系统。很快我们就能过渡到设计相当复杂的数字逻辑系统。当然,复杂的数 字逻辑系统的设计和验证,不但需要系统结构的知识和经验的积累,还需要了解更多的语法 现象和掌握高级的 Verilog hdl系统任务,以及与C语言模块接口的方法(即PLI),这些已 超出的本书的范围。有兴趣的同学可以阅读 Verilog语法参考资料和有关文献,自己学习, 我们将在下一本书中介绍 Verilog较高级的用法

§4-1 概述 §4-3 触发器的逻辑功能及其描述方法 §4-2 触发器的电路结构与动作特点

一、绪论 二、触发器的电路结构、动作特点 三、基本RS触发器 四、同步RS触发器（钟控RS触发器）

7.1集成计数器 7.2集成寄存器和移位寄存器 7.3序列信号发生器 7.4以MSI为核心的同步时序电路的分析与设计

重点掌握ROM/RAM的电路结构,工作 原理和主要控制端的功能, 掌握ROMRAM位扩展和字扩展的方法 掌握ROM(RAM)的基本应用  第1、2学 时：半导体存储器RAM、ROM  第3、4学 时：ROM、RAM的应用  第5、6学 时：PLD（PAL、PLA、GAL）

实验一基本门电路逻辑功能测试 实验二加法器的设计与应用 实验三译码器和数据选择器的设计及应用 实验四优先编码器的设计(EWB) 实验五触发器的设计及应用 实验六计数器的设计 实验七555定时器

桶式移位器 简单浮点编码器 双优先级编码器 级联比较器 关模比较器

循环码的定义 循环码的生成多项式和校验多项式 循环码的生成矩阵和校验矩阵 循环码的系统码形式 特殊的循环码 循环码的编码电路 用生成多项式的根定义循环码 BCH码 RS码 一般译码原理 捕错译码 大数逻辑译码 仿真流程及Gaussian噪声的产生

一、掌握同步和异步二进制 和N进制计数器工作原理和电路组成。 二、理解常用中规模计数器结构及应用

一、循环码译码的原理 二、循环码的译码电路------梅吉特译码法（只纠一个错） 三、扩展汉明码的译码 四、缩短循环码的译码 五、捕错译码——原理 六、大数逻辑译码