一、VHDL程序的宏观结构； 二、实体的基本格式及其在VHDL硬件设计中的应用 三、 构造体的基本格式及其在VHDL硬件设计中的基本功能 四、 库的实用意义及使用方法

5.1 信号的分类 静态同步 ASIC 中的所有信号可以分为以下三种：时钟、控制信号和数据

 7.3 线性分组码 7.3.1 一般概念 7.3.2 一致监督方程和一致监督矩阵 7.3.3 线性分组码的生成矩阵 7.3.4 线性分组码的编码 7.3.5 线性分组码的最小距离、检错和纠错能力 7.3.6 线性分组码的译码 7.3.7 线性分组码的性能 7.3.8 汉明码 7.3.9 由已知码构造新码的方法 7.3.10 GSM 的信道编码总体方案 7.3.11 线性分组码的码限  7.4 循环码 7.4.1 循环码的多项式描述 7.4.2 循环码的生成多项式 7.4.3 系统循环码 7.4.4 多项式运算电路

第一节 概述 第二节 可编程阵列逻辑器件（PAL） 第三节 通用阵列逻辑GAL器件 第四节 现场可编程门阵列FPGA

一个简单频率计的设计（带BCD计数器、LED 七段码显示控制） 频率计的基本原理：将输入信号频率与基准时钟 频率进行比较

Process Statement All the Process Statement is executed in parallel Within the Process Statement, the coding is execute in sequential Process Statement is : OUTPUT depends on INPUT with Sensitivity List to control the event happen

组合逻辑电路设计实例 一、简单门电路 二、加法器 三、编码译码器 四、多路处理器

EDA（Electronic Design Automation） ASIC（Application Specific Integrated Circuit） FPGA（Field Programmable Gate-Array） CPLD（Complex Programmable Logic Device） SOC（System On a Chip） IP（Intellectual Property） ISP（In-System Programmable ）

TEXTIO是文本输入输出包集合,该 包中含有对文本文件进行读写的过 程和函数。 输入输出的文本文件均为ASCII码 文件。 TEXTIO按行对文件处理，以回车、 换行符作为行结束

6.1 概述 6.2 时序逻辑电路的分析 6.3 寄存器、移位寄存器