EDA技术实验指导书贾默伊
1 EDA 技术实验指导书 贾默伊
目录实验一三人多数表决电路实验二用74LS161设计同步12进制计数器实验三用VHDL文本设计输入方法实现组合逻辑电路实验四用VHDL文本设计输入方法实现触发器实验五利用例化语句进行层次化设计实验六并行置位的移位寄存器实验七数字频率计设计实验八有限状态机设计一用状态机实现序列检测器的设计2
2 目 录 实验一 三人多数表决电路 实验二 用 74LS161 设计同步 12 进制计数器 实验三 用 VHDL 文本设计输入方法 实现组合逻辑电路 实验四 用 VHDL 文本设计输入方法 实现触发器 实验五 利用例化语句进行层次化设计 实验六 并行置位的移位寄存器 实验七 数字频率计设计 实验八 有限状态机设计 —用状态机实现序列检测器的设计
实验一三人多数表决电路、实验目的：熟悉利用QuartusⅡI的原理图输入方法设计组合电路。学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自已的设计项目。二、实验要求：用与非门设计三人多数表决电路。(1)要求所设计的电路有三个输入端：A、B、C(2)一个输出端：Y(3)要求对所设计的电路仿真。(4)下载到实验板上。三、实验步骤：完全按照第四章第1节介绍的方法与流程完成设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此三人多数表决电路设置成一个硬件符号入库。四、实验报告要求：实验目的，实验原理，实验步骤，仿真波形，实验说明实验二用74LS161设计同步12进制计数器一、实验目的：熟悉利用QuartusⅡI的原理图输入方法设计时序电路。学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自已的设计项目。二、实验要求：用74161及少量的门电路设计同步12进制计数器（利用LD端）。(1)要求所设计的电路有三个输入端：en：使能端，高电平有效；clear：端，清零端，低电平有效（清零）；Clk：脉冲输入端。(2)五个输出端：q3q2qlq0：计数状态端；cout：进位输出端，当计到十进制数12时，cout =l。(3)要求对所设计的电路仿真。(4)下载到实验板上。三、实验步骤：完全按照第四章第1节介绍的方法与流程完成设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此同步12进制计数器电路设置成一个硬件符3
3 实验一 三人多数表决电路 一、实验目的：熟悉利用 QuartusⅡ的原理图输入方法设计组合电路。学会对实验板上的 FPGA/CPLD 进行编程下载，硬件验证自己的设计项目。 二、实验要求：用与非门设计三人多数表决电路。 (1)要求所设计的电路有三个输入端：A 、 B 、 C (2)一个输出端：Y (3)要求对所设计的电路仿真。 (4)下载到实验板上。 三、实验步骤：完全按照第四章第 1 节介绍的方法与流程完成设计，包括原理图输入、编 译、综合、适配、仿真、实验板上的硬件测试，并将此三人多数表决电路设置成一个硬件符 号入库。 四、实验报告要求： 实验目的，实验原理，实验步骤，仿真波形，实验说明 实验二 用 74LS161 设计同步 12 进制计数器 一、实验目的：熟悉利用 QuartusⅡ的原理图输入方法设计时序电路。学会对实验板上的 FPGA/CPLD 进行编程下载，硬件验证自己的设计项目。 二、实验要求：用 74161 及少量的门电路设计同步 12 进制计数器（利用 LD 端）。 (1)要求所设计的电路有三个输入端： en：使能端，高电平有效； clear：端，清零端，低电平有效（清零）； Clk：脉冲输入端 。 (2)五个输出端： q3q2q1q0：计数状态端； cout：进位输出端，当计到十进制数 12 时， cout =1。 (3)要求对所设计的电路仿真。 (4)下载到实验板上。 三、实验步骤：完全按照第四章第 1 节介绍的方法与流程完成设计，包括原理图输入、编译、 综合、适配、仿真、实验板上的硬件测试，并将此同步 12 进制计数器电路设置成一个硬件符
号入库。四、实验报告要求：实验目的实验原理实验步骤仿真波形实验说明实验三用VHDL文本设计输入方法实现组合逻辑电路一、实验目的：熟悉利用QuartusIⅡI的VHDL文本设计输入方法实现组合逻辑电路。并仿真验证自己的设计项目。二、实验要求(2选1数据选择器）三、实验步骤：完全按照第四章第1节介绍的方法与流程完成设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此组合逻辑电路设置成一个硬件符号入库。四、实验报告要求：实验目的实验原理实验步骤仿真波形实验说明实验四用VHDL文本设计输入方法实现触发器、实验目的：熟悉利用QuartusI的VHDL文本设计输入方法实现触发器。并仿真验证自己的设计项目。二、实验要求（边沿D触发器）三、实验步骤：完全按照第四章第1节介绍的方法与流程完成设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此触发器电路设置成一个硬件符号入库。四、实验报告要求：实验目的实验原理实验步骤仿真波形实验说明实验五利用例化语句进行层次化设计一、实验目的：学习利用例化语句进行层次化设计的方法。并仿真验证自已的设计项目。二、实验要求（利用或门和半加器设计全加器5-20、5-21、5-24)三、实验步骤：完全按照第四章第1节介绍的方法与流程完成设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。四、实验报告要求：4
4 号入库。 四、实验报告要求： 实验目的 实验原理 实验步骤 仿真波形 实验说明 实验三 用 VHDL 文本设计输入方法 实现组合逻辑电路 一、实验目的：熟悉利用 QuartusⅡ的 VHDL 文本设计输入方法 实现组合逻辑电路。并仿真 验证自己的设计项目。 二、实验要求(2 选 1 数据选择器) 三、实验步骤：完全按照第四章第 1 节介绍的方法与流程完成设计，包括原理图输入、编译、 综合、适配、仿真、实验板上的硬件测试，并将此组合逻辑电路设置成一个硬件符号入库。 四、实验报告要求： 实验目的 实验原理 实验步骤 仿真波形 实验说明 实验四 用 VHDL 文本设计输入方法 实现触发器 一、实验目的：熟悉利用 QuartusⅡ的 VHDL 文本设计输入方法 实现触发器。并仿真验证自 己的设计项目。 二、实验要求(边沿 D 触发器) 三、实验步骤：完全按照第四章第 1 节介绍的方法与流程完成设计，包括原理图输入、编译、 综合、适配、仿真、实验板上的硬件测试，并将此触发器电路设置成一个硬件符号入库。 四、实验报告要求： 实验目的 实验原理 实验步骤 仿真波形 实验说明 实验五 利用例化语句进行层次化设计 一、实验目的：学习利用例化语句进行层次化设计的方法。并仿真验证自己的设计项目。 二、实验要求(利用或门和半加器设计全加器 5-20、5-21、5-24) 三、实验步骤：完全按照第四章第 1 节介绍的方法与流程完成设计，包括原理图输入、编译、 综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。 四、实验报告要求：
实验目的实验原理实验步骤仿真波形实验说明实验六并行置位的移位寄存器一、实验目的：学习数据对象、IF语句的使用方法；学习用VHDL语言设计时序电路的方法。并仿真验证自己的设计项目。二、实验要求设计一个带有同步并行预置功能的8位右移移位寄存器。CLK:移位时钟信号；DIN:8位并行预置数据端口：LOAD:预置使能信号；QB:串行输出端口其工作原理是：当CLK的上升沿到来时进程被启动，如果这时预置使能信号LOAD为高电平，则将输入端口的8位二进制数并行置入移位寄存器中。作为串行右移输出的初始值；LOAD为低电平，则当CLK的上升沿到来时，执行REG86DOWNTOO）：=REG8（7DOWNTO1)。三、实验步骤：完全按照第四章第1节介绍的方法与流程完成设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此并行置位的移位寄存器设置成一个硬件符号入库。四、实验报告要求：实验目的，实验原理实验步骤仿真波形实验说明实验七数字频率计设计、实验目的：学习复杂电路的层次化设计方法；掌握测量频率的原理。并仿真验证自已的设计项目。二、实验要求1、设计2位十进制频率计，输出有BCD-7段译码器；2、控制信号由测频时序控制电路产生；3、画出各顶层电路和低层设计的电路图或语言代码：4、仿真波形图。三、实验步骤：完全按照第四章第1节介绍的方法与流程完成设计。四、实验报告要求：实验目的实验原理实验步骤仿真波形实验说明五、思考题：1、测频结果为什磨显示39？实际频率是多少？2、为什磨仿真波形上不直接显示频率值？5
5 实验目的 实验原理 实验步骤 仿真波形 实验说明 实验六 并行置位的移位寄存器 一、实验目的：学习数据对象、IF 语句的使用方法；学习用 VHDL 语言设计时序电路的方法。 并仿真验证自己的设计项目。 二、实验要求 设计一个带有同步并行预置功能的 8 位右移移位寄存器。 CLK:移位时钟信号； DIN:8 位并行预置数据端口； LOAD:预置使能信号； QB:串行输出端口 其工作原理是：当 CLK 的上升沿到来时进程被启动，如果这时预置使能信号 LOAD 为高 电平，则将输入端口的 8 位二进制数并行置入移位寄存器中。作为串行右移输出的初始值； LOAD 为低电平，则当 CLK 的上升沿到来时，执行 REG8(6 DOWNTO 0) := REG8(7 DOWNTO 1)。 三、实验步骤：完全按照第四章第 1 节介绍的方法与流程完成设计，包括原理图输入、编译、 综合、适配、仿真、实验板上的硬件测试，并将此并行置位的移位寄存器设置成一个硬件符 号入库。 四、实验报告要求： 实验目的 实验原理 实验步骤 仿真波形 实验说明 实验七 数字频率计设计 一、实验目的：学习复杂电路的层次化设计方法；掌握测量频率的原理。并仿真验证自己的 设计项目。 二、实验要求 1、设计 2 位十进制频率计，输出有 BCD-7 段译码器； 2、控制信号由测频时序控制电路产生； 3、画出各顶层电路和低层设计的电路图或语言代码； 4、仿真波形图。 三、实验步骤：完全按照第四章第 1 节介绍的方法与流程完成设计。 四、实验报告要求： 实验目的 实验原理 实验步骤 仿真波形 实验说明 五、思考题： 1、测频结果为什麽显示 39？实际频率是多少？ 2、为什麽仿真波形上不直接显示频率值？
74390AND2g(0]1CLR1QAenn10q(1]1CLKA1QBq(2]1QC1CLKBq[3]1QD'NPUT9141112QAq[5]NPUT2CLR2QBclr:12c[6]2CLKA2QCq[7]9[3.0]DUTPUTg[3.0]2CLKB2QDg[7.4]DUAL COUNTERUTPUTc[7.4]SRef:J0.0nsTime:4.512usInterval:4.512us0.0nsa500.0ns1.0us1.5us2.0us2.5us3.0us3.5us4.0us4.5us5.0us5.5us6.0usName:H-enbD-clr-D-clk0cout1q[7.4]OXTXX3X4Xg[3.0]0X1X2X34X5X6X7X8X9X0X1X2X3X4X5X6X7Y8X9Y0XY:2sCC7437474248g(0]D1Q1ARBONDL(O]g[u]D2Q2OA日L(1g[2]D3Q3COOUTPUTOUTPUTg[3]L(2]D4Q4ocDOUTRUTQUTRUTg([4]L[3]L[6.0]D5Q5ODRBINg([5]L[4]D6Q6OEBINg[6]L[5]OUTPL OUTPUTD7Q7OFH16LTNc[7] L[6]D8Q8OGCOENBCDTO7SEG10LOCKCLK74248OCTALD-FFRBONPAH[O]NO日OAHUJ0OBH[2]ocD-H[3]conteraODRBINg[3.0]NPOT..H4)ENBQL3.01(6OEBINNPOT-.q[7.4]H[5]CLKQ[7.-41OFdLTNd..coutH[6]CLRCOUTOG13BCDTO7SEG6
6 实验七 答案 1、用 74390 设计一个有时钟使能的两位十进制计数器图 ，如图 7-1 所示。 图 7-1 有时钟使能的两位十进制计数器 仿真波形图： 图 7-2 有时钟使能的两位十进制计数器仿真波形图 2、两位十进制频率计顶层设计原理图
Ref.0.0ns-Time:85.9us85.9usInterval:0.0ns16.0us32.0us48.0us64.0usName:Value0L-F_IN0-CNTEN0-LOCK0D-CLRH 3FH[6.0] 3F4FL(6.0]H3F3F6F0cout成术联联（水X群/放联(联成(水的决（非联DO@ q[3.0]09D9DOq7.4]030X1X2X1X2SDUTPTCNTEN74154OONNANOZO1NOO2NEOoTOCKO3No04N7493b-O5NoNAND2RO1QAQBO6NRO2o-2QQO7NCYCLKAQDO8N2O9NCLKBdG1NO10NCOUNTERG2NO11N5-NAND2TAUTCLF012NC013N014Nb015NbSNOKDECODERRef.97.7usTime:98.0usInterval:300.0ns10.0us20.0us30.0us40.0us50.0us60.0u70.0u80.0u90.0usName:Value-clk1DCNT_EN018888888888888LOCK0CLR8仿真波形图：7
7 3、 图 7-3 两位十进制频率计顶层设计原理图 仿真波形图： 图 7-4 两位十进制频率计仿真波形图 3、测频时序控制电路: 图 7-5 测频时序控制电路 仿真波形图：
7437474248io]D1Q1RBONAg[1]L[O]D2Q2日OALI1q[2]D3Q3OBcOUTUTcoutL2q[3]D4Q4ocDL[3]q[4]OUTPUT" L[6.0]D5Q5ODRBINL[4]g[5]D6Q6BINOEq[6]L[5]OUTPUTD7Q7OFH[6.0]LTN-L[6] g[7]D8Q8OGOENBCDTO7SEOCLK74248OCTAL D-FFatreRBONDAH(O]CNT_EOA日GNDCLK""PH1CLKLOCIcOBH[2]0ocH[3]contereAODRBIN[3.0]H[4]NBOEBINc[7.4].FINNPEH5]13OFCLTNcoutH[6]OGBCDTO7SEG图7-7频率计顶层电路原理图根据频率计的测频原理，可以完成如图7-3所示的频率计主体结构的电路设计。该电路中，74374是8位锁存器：74248是7段BCD译码器，它的7位输出可以直接与7段共阴数码管相接。上面的74248显示个位频率计数值，下面的显示十位频率计数值：conter8是电路图7-5构成的元件。此电路的工作波形如图7-6所示，由该波形可以清楚地了解电路的工作原理：FIN是待测频率信号（设其频率周期为41Ons）：CNTEN是对待测频率脉冲计数允许信号（设其频率周期为32us），CNTEN高电平时允许计数，低电平时禁止计数。仿真波形显示，当CNTEN为高电平时允许conter8对FIN计数，低电平时conter8停止计数，由锁存信号LOCK发出的脉冲将conter8中的2个4位十进制数“39”锁存进74374中，并由74374分高低位通过总线H[6.0]和L[6.0]输给74248译码输出显示，这就是测得的频率值。“39”的7段译码值分别是“6F”和“4F”。此后由清0信号CLR对计数器conter8清0，以备下一周期计数之用。由于有锁存器74374的存在，即使在conter8被清0后，数码管仍然能稳定显示上一测频周期测得的频率值。另外，图5-28中的进位信号COUT是留待频率计扩展用的。在实际测频中，由于CNTEN是测频控制信号，如果其频率选定为0.5Hz，则其允许计数的脉宽为1秒，这样，数码管就能直接显示FIN的频率值了。8
8 图 7-6 测频时序控制电路仿真波形图 4、频率计顶层电路原理图： 图 7-7 频率计顶层电路原理图 根据频率计的测频原理，可以完成如图 7-3 所示的频率计主体结构的电路设计。该电路 中，74374 是 8 位锁存器；74248 是 7 段 BCD 译码器，它的 7 位输出可以直接与 7 段共阴数 码管相接。上面的 74248 显示个位频率计数值，下面的显示十位频率计数值；conter8 是电路 图 7-5 构成的元件。此电路的工作波形如图 7-6 所示，由该波形可以清楚地了解电路的工作原 理： F_IN 是待测频率信号（设其频率周期为 410ns）；CNT_EN 是对待测频率脉冲计数允许信 号（设其频率周期为 32us），CNT_EN 高电平时允许计数，低电平时禁止计数。仿真波形显示， 当 CNT_EN 为高电平时允许 conter8 对 F_IN 计数，低电平时 conter8 停止计数，由锁存信号 LOCK 发出的脉冲将 conter8 中的 2 个 4 位十进制数“39”锁存进 74374 中，并由 74374 分高 低位通过总线 H[6.0]和 L[6.0]输给 74248 译码输出显示，这就是测得的频率值。“39”的 7 段译码值分别是“6F”和“4F”。此后由清 0 信号 CLR 对计数器 conter8 清 0，以备下一周期 计数之用。 由于有锁存器 74374 的存在，即使在 conter8 被清 0 后，数码管仍然能稳定显示上一测频 周期测得的频率值。另外，图 5-28 中的进位信号 COUT 是留待频率计扩展用的。在实际测频 中，由于 CNT_EN 是测频控制信号，如果其频率选定为 0.5Hz，则其允许计数的脉宽为 1 秒， 这样，数码管就能直接显示 F_IN 的频率值了
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实验八有限状态机设计一用状态机实现序列检测器的设计一、实验目的：学习用状态机实现序列检测器的设计：并仿真验证自已的设计项目。二、实验要求(P168-P169)1、要求（P168题5-3）2、画出状态转换图：3、写出VHDL语言代码；4、仿真波形图。三、实验步骤：按照第四章介绍的方法与流程完成设计。四、实验报告要求：实验目的实验原理实验步骤仿真波形实验说明程序：LIBRARY IEEE;USEIEEE.STDLOGIC 1164.ALL;ENTITY SCHK ISPORT(DIN,CLK,CLR:INSTD_LOGIC;AB:OUT STD_LOGIC_VECTOR(3 DOWNTO O);END SCHK,ARCHITECTURE behav OF SCHK ISSIGNALQ:INTEGERRANGE 0TO8;SIGNALD:STDLOGICVECTOR(7 DOWNTO0)BEGINDIF DIN = D(7) THEN Q:IFDIN=D(6)THENQ IF DIN=D(5) THEN QIFDIN=D(4)THENQIFDIN=D(3)THENQIFDIN=D(2)THENQ<=6ELSEQ<=0,ENDIF;1
10 实验八 有限状态机设计 —用状态机实现序列检测器的设计 一、实验目的：学习用状态机实现序列检测器的设计 ；并仿真验证自己的设计项目。 二、实验要求(P168-P169) 1、要求（P168 题 5-3） ； 2、画出状态转换图； 3、写出 VHDL 语言代码； 4、仿真波形图。 三、实验步骤：按照第四章介绍的方法与流程完成设计。 四、实验报告要求： 实验目的 实验原理 实验步骤 仿真波形 实验说明 程序： LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SCHK IS PORT( DIN,CLK,CLR: IN STD_LOGIC ; AB : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END SCHK; ARCHITECTURE behav OF SCHK IS SIGNAL Q : INTEGER RANGE 0 TO 8 ; SIGNAL D : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN D IF DIN = D(7) THEN Q IF DIN = D(6) THEN Q IF DIN = D(5) THEN Q IF DIN = D(4) THEN Q IF DIN = D(3) THEN Q IF DIN = D(2) THEN Q <= 6 ; ELSE Q <= 0 ; END IF ;