4.6用VerilogHDL描述组合逻辑电路4.6.1组合逻辑电路的门级建模4.6.2组合逻辑电路的数据流建模4.6.3组合逻辑电路的行为级建模
4.6 用VerilogHDL描述组合逻辑电路 4.6.1 组合逻辑电路的门级建模 4.6.2 组合逻辑电路的数据流建模 4.6.3 组合逻辑电路的行为级建模
4.6用VerilogHDL描述组合逻辑电路用VerilogHIDL描述组合逻辑电路有三种不同抽象级别：组合逻辑电路的门级描述、组合逻辑电路的数据流描述、组合逻辑电路的行为级描述VerilogHDL描述的电路就是该电路的VerilogHDL模型
4.6 用VerilogHDL描述组合逻辑电路 用VerilogHDL描述组合逻辑电路有三种不同抽象级 别：组合逻辑电路的门级描述、组合逻辑电路的数 据流描述、组合逻辑电路的行为级描述。 VerilogHDL描述的电路就是该电路的VerilogHDL模 型
门级描述：一般使用Primitive（内部元件）、自定义的下层模块对电路描述。主要用于层次化设计中。数据流描述方式：一般使用assign语句描述，主要用于对组合逻辑电路建模·行为描述方式：一般使用下述语句描述，可以对组合、时序逻辑电路建模1）initial语句2）always语句A2
•行为描述方式： 一般使用下述语句描述，可以对组合、时序逻辑电路建模。 1）initial 语句 2）always 语句 •数据流描述方式： 一般使用assign语句描述，主要用于对组合逻辑电路建模。 •门级描述： 一般使用Primitive（内部元件）、自定义的下层模块对电 路描述。主要用于层次化设计中
4.6.1组合逻辑电路的门级建模门级建模：将逻辑电路图用HDL规定的文本语言表示出来基本门级元件模型多输入门三态门多输出门功明元件符号元件符号功能说明mdand多输入端与门P多输入端的与非门门or多输入端的多输入端的或非门norxor多输入端的异多输入端的异或非门门xnorbuf多输出端的缓冲not多输出端的反相器控制信号高电平有效的三态缓冲控制信号高电平有效的bufif1notif1器三态反相器控制信号低电平有效的三态缓冲控制信号低电平有效的bufifonotifo器三态反相器endA>>人4
end 基本门级元件模型 元件符号 功能说明 元件符号 功能说明 and 多输入端的与门 nand 多输入端的与非门 or 多输入端的或门 nor 多输入端的或非门 xor 多输入端的异或门 xnor 多输入端的异或非门 buf 多输出端的缓冲器 not 多输出端的反相器 bufif1 控制信号高电平有效的三态缓冲 器 notif1 控制信号高电平有效的 三态反相器 bufif0 控制信号低电平有效的三态缓冲 器 notif0 控制信号低电平有效的 三态反相器 三态门 多输出门 多输入门 4.6.1 组合逻辑电路的门级建模 门级建模:将逻辑电路图用HDL规定的文本语言表示出来
基本门级元件Verilogbufn-output bufferandn-inputAND gatenotn-outputinverternandn-input NAND gatebufifotri-state buffer;orn-inputOR gateloenablebufifltri-state buffer:norn-inputNORgatehienablen-input exclusivexornotifotri-stateinverter;ORgateloenablen-input exclusivexnornotifltri-stateinverter;NORgatehienableP
Verilog 基本门级元件 and n-input AND gate nand n-input NAND gate or n-input OR gate nor n-input NOR gate xor n-input exclusive OR gate xnor n-input exclusive NOR gate buf n-output buffer not n-output inverter bufif0 tri-state buffer; Io enable bufif1 tri-state buffer; hi enable notif0 tri-state inverter; Io enable notif1 tri-state inverter; hi enable
1、多输入门只允许有一个输出，但可以有多个输入。调用名.inlin2outandAl（out,inl.in2,in3);in3and真值表nand真值表输入1输入1andnand0XZ201XZ0000100111输输101101XX1X入入01XXXXXXX220zX1XXXZXXZ.高阻态X-不确定状态7
1、多输入门 只允许有一个输出，但可以有多个输入。 and A1（out，in1，in2，in3）； 输 入 2 z 1 x x x x 1 x x x 1 1 0 x x 0 1 1 1 1 0 1 x z 输入1 nand nand真值表 X- 不确定状态 Z- 高阻态 and真值表 z 0 x x 0 x 1 0 1 x 0 0 0 0 0 0 1 X z 输入1 and 输 入 2 x x x x x 调用名
xor真值表or真值表输入1输入1xoror1X1XZ0Z001X0X0XX01输输X11111101X入入2X2XXXXX1XXXZXZXXX1XXXA人
Z X 1 X X X X 1 X X 1 1 1 1 1 0 0 1 X X 0 1 X Z 输入1 or 输 入 2 or真值表 输 入 2 Z X X X X X X X X X 1 1 0 X X 0 0 1 X X 0 1 X Z 输入1 xor xor真值表
2、多输出门允许有多个输出，但只有一个输入，not N1(outl, out2,...,in); buf B1 (outl,out2,...,in)outloutdutout2主P2-outNoutNnot真值表buf真值表输入输入notbuf001X7Z0一01输出输出XXE
2、多输出门 允许有多个输出，但只有一个输入。 not N1（out1，out2，.，in）； 0 1 x x 0 1 x z 输 入 buf 输 出 buf真值表 输 出 1 0 x x 0 1 x z 输 入 not not真值表 buf B1（out1，out2，.，in）； out1 in out2 outN . out 1 in out 2 out N
3、三态门有一个输出、、一个数据输入和一个输入控制如果输入控制信号无效，则三态门的输出为高阻态zininoutoutOctrlctrl(a)(b)图4.6.3三态门元件模型(b)notifl(a)bufiflbufif真值表notifi真值表控制输入控制输入notifibufif100117XZ0000/z0/z1/zZ11/zZ数据输入数据输1/z1/z00/z0/zZZZXXXXZXXXX入ZZXXXZZXXX
bufif1真值表 z z x x x x z x x x 1 z 1 1/z 1/z 0 z 0 0/z 0/z 0 1 x z bufif1 控制输入 数 据 输 入 z z x x x x z x x x 1 z 0 0/z 0/z 0 z 1 1/z 1/z 0 1 x z notif1 控制输入 数 据 输 入 notif1真值表 3、三态门 有一个输出、一个数据输入和一个输入控制。 如果输入控制信号无效，则三态门的输出为高阻态z。 图 4.6.3 三态门元件模型 （a）bufif1 （b）notif1 （a） （b） in out ctrl in out ctrl
//Gate-level description of a 2-4、设计举例to-4-line decodermodule2to4decoder试用Verilog语言的门级(A,Ao,E,Y);元件描述2线-4线译码器input A,B,E;说明output [3:0]Y;部分wire Alnot,AOnot,Enot;91¬Ynl (Alnot,A1).&bn2 (A0not,A0),Yn3 (Enot,E);1 kAAo功能nand儿&bY2描述n4 (Yj0l,A1not,A0not,Enot)0n5 (Y[1],A1not,A0,Enot),&Y3n6 (Y[2],A1,A0not,Enot),n7 (Y[3],A1,A0,Enot);endmoduleA众
4、设计举例 //Gate-level description of a 2- to-4-line decoder module _2to4decoder (A1,A0 ,E,Y); input A,B,E; output [3:0]Y; wire A1not,A0not,Enot; not n1 (A1not,A1), n2 (A0not,A0), n3 (Enot,E); nand n4 (Y[0],A1not,A0not,Enot), n5 (Y[1],A1not,A0,Enot), n6 (Y[2],A1,A0not,Enot), n7 (Y[3],A1,A0,Enot); endmodule 1 A1 1 1 A0 & & & & E Y0 Y1 Y2 Y 3 试用Verilog语言的门级 元件描述2线-4线译码器. 说明 部分 功能 描述