第四节高速存储器 1.双端口存储器 由于CPU和主存储器在速度上不匹配,而且在一个 CPU周期中可能需要用几个存储器字,这便限制了高 谏计算 加速 采用更高速的主存或加长存储器字长 CPU和 主存 采用并行操作的双端口存储器 措施 采用 cache 采用交叉存储器
第四节 高速存储器 1 . 双端口存储器 由于CPU和主存储器在速度上不匹配，而且在一个 CPU周期中可能需要用几个存储器字，这便限制了高 速计算
①双端口存储器的逻结构 双端口存储器是指同一个存储器具有两组相互独立 的读写控制线路,是一种高速工作的存储器 它提供了两个相互独立的端口,即左端口右端口。它 们分别具有各自的地址线、数据线和控制线,可以对 存储器中任何位置上的数据进行独立的存取操作
①.双端口存储器的逻辑结构 双端口存储器是指同一个存储器具有两组相互独立 的读写控制线路,是一种高速工作的存储器。 它提供了两个相互独立的端口，即左端口右端口。它 们分别具有各自的地址线、数据线和控制线，可以对 存储器中任何位置上的数据进行独立的存取操作
②无冲突读写控制 当两个端口的地址不相同时,在两个端口上进行读写操作, 定不会发生冲突。当任一端口被选中驱动时,就可对整个 存储器进行存取,每一个端口都有自己的片选控制和输出驱 动控制。 ③有冲突的读写控制 当两个端口同时存取存储器同一存储单元时,便发生读写冲突。 为解决此问题,特设置了 BUSY标志。由片上的判断逻辑决定对 哪个端口优先进行读写操作,而暂时关闭另一个被延迟的端口
②.无冲突读写控制 当两个端口的地址不相同时，在两个端口上进行读写操作， 一定不会发生冲突。当任一端口被选中驱动时，就可对整个 存储器进行存取，每一个端口都有自己的片选控制和输出驱 动控制。 ③.有冲突的读写控制 当两个端口同时存取存储器同一存储单元时，便发生读写冲突。 为解决此问题，特设置了BUSY标志。由片上的判断逻辑决定对 哪个端口优先进行读写操作，而暂时关闭另一个被延迟的端口
多模块交叉存储器 1).存角器的模块化组织 个由若干个模块组成的主存储器是线性编址的 这些地址在各模块有两种安排方式 种是序方,一种是 顺序方式:某个模块进行存取时,其他模块不工作, 某一模块出现故障时,其他模块可以照常工作,通过 增添模块来扩充存储器容量比较方便。但各模块串行 工作,存储器的带宽受到了限制。 交叉方式:地址码的低位字段经过译码选择不同的模块而 高位字段指向相应模块内的存储字。连续地址分布在相邻 的不同模块内,同一个模块内的地址都是不连续的。对连 续字的成块传送可实现多模块流水式并行存取,大大提高 存储器的带宽
2 . 多模块交叉存储器 1). 一个由若干个模块组成的主存储器是线性编址的。 这些地址在各模块有两种安排方式： 一种是顺序方式，一种是交叉方式。 顺序方式：某个模块进行存取时，其他模块不工作， 某一模块出现故障时，其他模块可以照常工作，通过 增添模块来扩充存储器容量比较方便。但各模块串行 工作，存储器的带宽受到了限制。 交叉方式：地址码的低位字段经过译码选择不同的模块,而 高位字段指向相应模块内的存储字。连续地址分布在相邻 的不同模块内，同一个模块内的地址都是不连续的。对连 续字的成块传送可实现多模块流水式并行存取，大大提高 存储器的带宽
2).多模块交又存储器的基本结构 每个模块各自以等同的方式与CPU传送信息。CPU 同时访问四个模块,由存储器控制部件控制它们分时 使用数据总线进行信息传递。这是一种并行存储器结 构 四模块交叉存储器结构框图演示 3.二模块交叉存器举例 无等待状态成块存取示意图演示
2).多模块交叉存储器的基本结构 四模块交叉存储器结构框图演示 每个模块各自以等同的方式与CPU传送信息。CPU 同时访问四个模块，由存储器控制部件控制它们分时 使用数据总线进行信息传递。这是一种并行存储器结 构。 3).二模块交叉存储器举例 无等待状态成块存取示意图演示
4)相联存储器 作乐:(1)在计算机系统中,相联存储器主要用于虚拟 存储器中存放分段表、页表和快表; (2)在高速缓冲存储器中,相联存储器作为存放 cache的行地址之用。这是因为,在这两种应用中, 都需要快速查找。 相联存信器的基本原理: 把存储单元所存内容的某一部分作为检索项(即关 键字项),去检索该存储器,并将存储器中与该检 索项符合的存储单元内容进行读出或写入。 相联存储器的组成 相联存储器由存储体、检索寄存器、屏蔽寄存器、符 合寄存器、比较线路、代码寄存器、控制线路等组成
4)相联存储器 （1） 在计算机系统中，相联存储器主要用于虚拟 存储器中存放分段表、页表和快表； （2）在高速缓冲存储器中，相联存储器作为存放 cache的行地址之用。这是因为，在这两种应用中， 都需要快速查找。 作用： 相联存储器的基本原理： 把存储单元所存内容的某一部分作为检索项(即关 键字项)，去检索该存储器，并将存储器中与该检 索项符合的存储单元内容进行读出或写入。 相联存储器的组成： 相联存储器由存储体、检索寄存器、屏蔽寄存器、符 合寄存器、比较线路、代码寄存器、控制线路等组成
第五节校验码 通常,一个K位的信息码组应加上r位 计算机香较验蛙偶墨;盡意、传输 质量等扮:干牯李瞳箱習禁统騾为-作贽 中会造 成错误。为减少和避免这些错误,一方面要提高硬件 的质量,另一方面可以采用抗干扰码,其基本思想是, 按一定的规律在有用信息的基础上再附加上一些冗余 信息,使编码在简单线路的配合下能发现错误、确定 错误位置甚至自动纠正错误
第五节 校 验 码 计算机系统工作过程中，由于脉冲噪声、串音、传输 质量等原因，有时在信息的形成、存取、传送中会造 成错误。为减少和避免这些错误，一方面要提高硬件 的质量，另一方面可以采用抗干扰码，其基本思想是， 按一定的规律在有用信息的基础上再附加上一些冗余 信息，使编码在简单线路的配合下能发现错误、确定 错误位置甚至自动纠正错误。 通常，一个K位的信息码组应加上r位 的校验码组(奇偶校验码的r＝1)，组成 位抗干扰码字(在通信系统中称为一帧)
抗干扰码可分为检错码和纠错码。 检错码是指能自动发现差错的码。 纠错码是指不仅能发现差错而且能自动纠正差错的码。 这两类码之间并没有明显的界限。纠错码也可用来检错, 而有的检错码可以用来纠错。 抗干扰码的编码原则是在不增加硬件开销的情况下,用 最小的校验码组,发现、纠正更多的错误。 一般情况,校验码组越长,其发现、纠正错误的能力越强
抗干扰码可分为检错码和纠错码。 检错码是指能自动发现差错的码。 纠错码是指不仅能发现差错而且能自动纠正差错的码。 这两类码之间并没有明显的界限。纠错码也可用来检错， 而有的检错码可以用来纠错。 抗干扰码的编码原则是在不增加硬件开销的情况下，用 最小的校验码组，发现、纠正更多的错误。 一般情况，校验码组越长，其发现、纠正错误的能力越强
1.奇偶校验码 是一种最简单的检错码,分: 横向奇偶校验、纵向奇偶校验、横向纵向奇偶校验 数字 校验 0123456789 码字 C10101010101 C20011001100 30000111100 C400000000 C6 000000 C70000000000
1. 奇偶校验码 是一种最简单的检错码，分: 横向奇偶校验、纵向奇偶校验、横向纵向奇偶校验 数 字 0 1 2 3 4 5 6 7 8 9 校验 码字 C1 C2 C3 C4 C5 C6 C7 0 l 0 1 0 l 0 1 0 1 0 0 1 l 0 0 1 1 0 0 0 0 0 0 l l 1 l 0 0 0 0 0 0 0 0 0 0 l 1 l 1 l l l l l l 1 l 1 1 1 1 1 1 1 1 l l 0 0 0 0 0 0 0 0 0 0 l 0 0 0 0 0 0
数字 0123456789 横向校验 码字 0 010 01 0011001 00 C3 0000111100 000000001 C5 C6 000000 0000000000 纵向 校验 0 0 00110
数字 0 l 2 3 4 5 6 7 8 9 横向校验 码字 Cl C2 C3 C4 C5 C6 C7 0 l 0 l 0 l 0 l 0 1 0 0 l l 0 0 1 1 0 0 0 0 0 0 1 1 l 1 0 0 0 0 0 0 0 0 0 0 1 l 1 1 1 l l l l 1 l 1 l 1 1 l 1 1 1 l l l 0 0 0 0 0 0 0 0 0 0 l 0 0 0 0 0 0 纵向 校验 0 l l 0 l 0 0 1 1 0 l
