内容提要心可综合的设计技术多层次结构电路设计阻塞与非阻塞赋值福2025/12/32
2025/12/3 2 内容提要 ❖可综合的设计技术 ❖多层次结构电路设计 ❖阻塞与非阻塞赋值
可综合的设计技术心可综合的概念可综合的Verilog结构2025/12/33
2025/12/3 3 可综合的设计技术 ❖可综合的概念 ❖可综合的Verilog结构
可综合的Verilog结构（1）Verilog结构可综合性说明YmoduleYWire,reg,integerYparameterY端口类型说明运算符大部分可以综合Y基本门元件Y持续赋值assign2025/12/3
2025/12/3 4 可综合的Verilog结构(1) Verilog结构 可综合性说明 module Y Wire,reg,integer Y parameter Y 端口类型说明 Y 运算符 大部分可以综合 基本门元件 Y 持续赋值assign Y
可综合的Verilog结构（2）Verilog结构可综合性说明过程赋值：阻塞、非阻塞Y，但同一reg只能一种条件语句Y (casex, casez)forYA/ways(begin-end)YfunctionYtaskY编译向导52025/12/3
2025/12/3 5 可综合的Verilog结构(2) Verilog结构 可综合性说明 过程赋值：阻塞、非阻塞 Y，但同一reg只能一种 条件语句 Y（casex，casez） for Y Always (begin-end) Y function Y task Y 编译向导 Y
综合器不支持的verilog结构initialfork-join块结构assign等式左边含有变量的位选择forever,while,repeattableendtable，primitive心开关级描述cmos，nmos，etc2025/12/36
2025/12/3 6 综合器不支持的verilog结构 ❖initial ❖fork-join块结构 ❖assign等式左边含有变量的位选择 ❖forever，while，repeat ❖table，endtable，primitive ❖开关级描述cmos，nmos，etc
可综合设计的要点不使用initial语句不使用带有延时的描述不使用循环次数不确定的循环语句forever，while同步设计always描述组合逻辑时，敏感信号列表中包含所有输入X信号心所有内部寄存器都能被复位，尽量使用器件的全局复位端*task通常被综合成组合逻辑的形式，function也是UDP不可综合2025/12/3
2025/12/3 7 可综合设计的要点 ❖ 不使用initial语句 ❖ 不使用带有延时的描述 ❖ 不使用循环次数不确定的循环语句forever，while ❖ 同步设计 ❖ always描述组合逻辑时，敏感信号列表中包含所有输入 信号 ❖ 所有内部寄存器都能被复位，尽量使用器件的全局复位端 ❖ task通常被综合成组合逻辑的形式，function也是 ❖ UDP不可综合
综合的一般原则心综合之前一定要进行仿真布局布线之后，以及器件编程之前作后仿真2025/12/38
2025/12/3 8 综合的一般原则 ❖综合之前一定要进行仿真 ❖布局布线之后，以及器件编程之前作后仿真
综合的语言原则*always块赋值信号为reg或integer描述组合电路时，敏感表包含所有信号，否则生成latch心赋值不允许对同一个reg，integer变量在多个进程内赋国值；2025/12/39
2025/12/3 9 综合的语言原则 ❖always块 ▪ 赋值信号为reg或integer ▪ 描述组合电路时，敏感表包含所有信号，否则生 成latch ❖赋值 ▪ 不允许对同一个reg，integer变量在多个进程内赋 值；
多层次结构电路设计TOP-DOWN图形与文本混和设计心文本设计2025/12/310
2025/12/3 10 多层次结构电路设计 ❖TOP-DOWN ❖图形与文本混和设计 ❖文本设计
图形与文本混和设计设计一个8位累加器ACC8位全加器8位寄存器2025/12/311
2025/12/3 11 图形与文本混和设计 ❖设计一个8位累加器ACC ❖8位全加器 ❖8位寄存器