《数字电路与逻辑设计》课程实验指导（可编程逻辑实验）实验六 触发器设计

《数字电路与逻辑设计》课程实验指导（可编程逻辑实验）实验六 触发器设计

一、图11-1时序逻辑电路结构框图 二、图11-2或非门组成的基本RS触发器

7.1 概述 7.2 施密特触发器 7.3 单稳态触发器 7.4 多谐振荡器 7.5 555定时器及其应用

7.1 概述 7.2 施密特触发器 7.3 单稳态触发器 7.4 多谐振荡器 7.5 555定时器及其应用

北京大学：《数字逻辑电路 Digital Circuits》课程授课电子教案_第四章 触发器与存储器（二）4.6 随机存取存储器RAM

第5章通用时序电路模块及应用 5.4计数器 一、计数器是按预定状态序列变化以表征触发时钟脉冲输入个数的时序逻辑模块。 二、计数器主要由触发器构成,附加逻辑除使触发器按预定状态序列变化,还使计数器具有清0、使能、加载等功能。 三、在数据的寄存上寄存器与计数器相似。寄存器着重于数据的存储与操作,计数器强调数据序列变化,其在数字系统的操作控制方面有重要应用

8.1概述 8.2 555定时器及其应用 8.3集成单稳态触发器 8.4集成逻辑门构成的脉冲电路

§4-1 概述 §4-3 触发器的逻辑功能及其描述方法 §4-2 触发器的电路结构与动作特点

10.1概述 10.2施密特触发器 10.3单稳态触发器 10.4多谐振荡器 10.5555定时器及其应用