第一节 VHDL概念 第二节 VHDL语言优缺点 第三节 VHDL建模方法

Active-HDL Design Entry Tools HDL Editor （HDE） State Diagram Editor （FSM） Block Diagram Editor （BDE）

1. 属性可描述的项目包括types, subtypes, procedures, functions, signals, variables, constants, entities, architectures, configurations, packages, components等 2. 一般格式：name’attribute_identifier

一、标识符 二、数据对象(对象的申明) 三、数据类型 四、操作符

一、COMPONENT语句 二、COMPONENT_INSTANT语句

一、MOS集成运放的相位补偿

一、VHDL的顺序语句 二、VHDL的其它语句 三、LOOP 四、NEXT

3.1引言 3.2多媒体信息同步描述法 3.3多媒体同步控制机制

一、HDL主要类型 二、什么是Verilog 三、Verilog历史 四、Verilog与VHDL的比较 五、Verilog的主要能力

一、 组合逻辑电路设计 二、时序逻辑电路设计