一、HDL主要类型 二、什么是Verilog 三、Verilog历史 四、Verilog与VHDL的比较 五、Verilog的主要能力

Review VHDL程序组成部分及其功能

一、VHDL的顺序语句 二、VHDL的其它语句 三、LOOP 四、NEXT

一、进一步认识构造体在VHDL中的作用。 二、构造体的三种描述方式：

Active-HDL Design Entry Tools HDL Editor （HDE） State Diagram Editor （FSM） Block Diagram Editor （BDE）

第一节 范围和可视性 第二节 重载

第一节 数据类型定义 第二节 提取对象的信息

一、标识符 二、数据对象(对象的申明) 三、数据类型 四、操作符

1. 属性可描述的项目包括types, subtypes, procedures, functions, signals, variables, constants, entities, architectures, configurations, packages, components等 2. 一般格式：name’attribute_identifier

一、COMPONENT语句 二、COMPONENT_INSTANT语句