一、 组合逻辑电路设计 二、时序逻辑电路设计

一、HDL主要类型 二、什么是Verilog 三、Verilog历史 四、Verilog与VHDL的比较 五、Verilog的主要能力

一、VHDL的顺序语句 二、VHDL的其它语句 三、LOOP 四、NEXT

一、COMPONENT语句 二、COMPONENT_INSTANT语句

一、标识符 二、数据对象(对象的申明) 三、数据类型 四、操作符

第一节 VHDL概念 第二节 VHDL语言优缺点 第三节 VHDL建模方法

1. 属性可描述的项目包括types, subtypes, procedures, functions, signals, variables, constants, entities, architectures, configurations, packages, components等 2. 一般格式：name’attribute_identifier

第一节 范围和可视性 第二节 重载

一、理解什么是正向设计方法 二、 HDL在EDA设计中的作用 三、 VHDL的特点

Review VHDL程序组成部分及其功能