8.1 门延时 8.2 驱动大电容负载 8.3 逻辑努力(Logical Effort) 8.4 BiCMOS驱动器

根据第9、10节设 计如图所示三相逆变器 输出电路中，L的电感 量约为185.333微亨

5.1单片机扩展的基本概念 5.2存储器的扩展 5.2I/O接口扩展电路设计

VHDL Very high speed integration circuits Hardware Description Language 一种集成电路的硬件描述语言; 用于进行数字集成电路的设计;

为了解决电压型PWM整流器直接功率控制系统主电路参数设计问题,根据整流器在dq两相同步旋转坐标系中的数学模型建立了其功率控制数学模型.基于功率控制数学模型,结合整流器直接功率控制系统的特点,推得交流侧电感是由功率、功率滞环比较器环宽及开关平均频率决定的;直流侧直流电压是由交流电压、电感及负载决定的;突加负载时直流侧电容是由直流电压波动、功率、电感及负载决定的.根据上述影响主电路参数的诸多因素,提出交流侧电感、直流侧电压及直流侧电容的设计方法.计算机仿真和实验证明了本文提出的设计方法是可行的

•常用组合逻辑模块 •组合逻辑电路的分析方法和设计方法 •组合逻辑电路的 竞争冒险现象

一、实验目的: 1 掌握组合逻辑电路的设计及调试方法 2 了解用标准与非门实现逻辑电路的变换方法及技巧

一、将继电器电路图转换为功能相同的可编程序控制器的外部接线图和梯形图的步骤 二、举例 三、根据继电器电路图设计PLC外部接线图和梯形图时的注意事项

学习要求： 了解时序电路的基本结构、分类和常用的描述方法 熟悉各种触发器的功能和使用 熟练掌握同步时序电路分析和设计的基本方法 熟悉状态图的建立，状态简化和状态分配的各个重要 环节 时序逻辑电路模型 同步时序逻辑电路的结构 同步时序逻辑电路的描述 状态表和状态图 触发器 基本 R － S 触发器 时钟控制 R － S 触发器 D 触发器 J － K 触发器 T 触发器 同步时序逻辑电路分析 同步时序逻辑电路设计 同步时序逻辑电路的分析方法 同步时序逻辑电路的设计 同步时序逻辑电路设计举例 建立原始状态图 状态简化 状态编码 ( 状态分配 ) 确定激励函数和输出函数 画出逻辑电路图

为了降低硬件开销，越来越多的加法器电路采用传输管逻辑来减少晶体管数量，同时导致阈值损失、性能降低等问题。本文通过对摆幅恢复逻辑与全加器电路的研究，提出一种基于摆幅恢复传输管逻辑（Swing restored pass transistor logic, SRPL）的全加器设计方案。该方案首先分析电路的阈值损失机理，结合晶体管传输高、低电平的特性，提出一种摆幅恢复传输管逻辑的设计方法；然后，采用对称结构设计无延时偏差输出的异或/同或电路，利用MOS管补偿阈值损失的方式，实现异或/同或电路的全摆幅输出；最后，将异或/同或电路融合于全加器结构，结合4T XOR求和电路与改进的传输门进位电路实现摆幅恢复的高性能全加器。在TSMC 65 nm工艺下，本文采用HSPICE仿真验证所设计的逻辑功能，与文献相比延时降低10.8%，功耗延时积（Power-delay product, PDP）减少13.5%以上