Electrical behavior of cmos Steady-state behavior when output is hold on 1 or 0 Dynamic behavior when output is changing

有限状态机FSM的设计 一、时序电路的结构与特点

数字电路模块的VHDL设计 一、组合模块的设计 二、时序模块的设计 三、存储模块的设计

VHDL中的行为设计:进程语句 以电路功能块为基础,直接考虑信 流程或状态变化过程 电路功能块采用进程表达,通过信号 进行功能块之间的交流;

构造体语法要点 每个构造体必须属于一个实体; 每个构造体必须有一个名称: 通常可以根据描述方式起名: str rtl beh 构造体分为两部分: is- bigin:说明语句 bigin-end:并行语句;

5.1VHDL文字规则 5.1.2字符串 (1)字符用单引号括起来的ASC字符,如:R’,a2,1, (2)文字字符串\ERROR\,\Both and equal to\,\x\,\bbc\ (3)数位字符串

设计的要点:建立元件端口之间的连接; 元件:已经定义的电路模块(实体),可以 来自标准库中,也可以是自己或他人以前编 译过的实体; 元件的基本要点: 元件名输入/输出端口特点;

Library库 编译后数据的集合,存放包集合定义、实体定 义、构造体定义和配置定义,其功能相当于其 他操作系统中的目录,经过说明后,设计中就 可以使用库中的数据,实现共享;

1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的 HDL编辑环境。通常VHDL文件保存为.vhd文件 2.功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑 功能是否正确（也叫前仿真，对简单的设计可以跳过这一步， 只在布线完成以后，进行时序仿真）

用户定义数据类型 VHDL允许用户自行定义类型; 自定义类型的元素实际上全部来自预定义类型 用户定义类型必须在使用以前进行类型说明; 用户定义类型可以分为子类型、枚举类型和数 组3类;