前面讨论的组合逻辑电路的分析和设计, 是假定输入输出处于稳定的逻辑电平下进行 的。对于实际电路来说，当所有的输入信号 逻辑电平发生变化的瞬间，电路的输出可能 出现违背稳态下的逻辑关系，尽管这种不希 望有的输出是暂时的，但它仍会导致被控对 象的误动作。为此，组合电路设计完成后要 进行竞争与冒险分析

一、逻辑代数基础 二、组合逻辑电路 三、常用集成时序逻辑器件及应用 四、脉冲波形的产生与变换 五、存储器和可编程逻辑器件 六、集成逻辑门 七、触发器 八、时序逻辑电路 九、用VHDL进行数字系统设计

1 建立原始状态转移图和原始状态转 移表； 2 化简原始状态转移表； 3 进行状态编码； 4 选择触发器类型，求电路输出方程及各触发器的驱动方程； 5 画逻辑电路图

随着半导体技术的发展在一个半导体芯片上集 成的电子元件数目越来越多,并按集成的电子元件数 目的多少划分为: SSI:10门以下/片,每片含100个元件以下

同步时序电路设计是其分析的逆过程,是根据对电路逻辑功能的要求设计出具体的时序 逻辑电路。 同步时序电路是由触发器和组合逻辑构成,其设计就是选择触发器和寻找组合电路, 并将二者有机连接构造出满足设计要求的时序逻辑电路的过程

5.1概述 5.1.1 MOS管的基本特性 5.1.2CMOS逻辑电路 5.2半导体存储器 5.2.1随机存取存储器 5.2.2只读存储器 5.3可编逻辑器件 5.3.1可编程逻辑阵列 5.3.2可编程阵列逻辑 5.3.3其它可编程逻辑器件

分析清楚时序电路的输入条件和输出条件，确定有多少种 输入信息的历史情况，由相应的电路状态记忆，从而确定 原始状态图的状态数 把每一个状态作为电路当时所处的现在状态，根据设计要 求和各种可能的输入情况，确定该时刻的现在的输出和下 一时刻电路的下一个状态，画出状态转换线，注明输入和 输出，完成原始状态图。可多设几个状态，不要发生遗漏 和错误

一､概述 周期性重复出现的一列数码称为序列码。 如：11000，11000，···。在序列码的一个周 期中所包含有的0和1的总数称为序列长度。 也称为循环长度，用M表示。 应用范围：作为数字系统的测试信号，同步 信号及地址码等。在通信､雷达､遥控等领域 内部有广泛的应用。而对于能产生序列码的 电路称为序列码发生器

一､概述 周期性重复出现的一列数码称为序列码。 如：11000，11000，···。在序列码的一个周 期中所包含有的0和1的总数称为序列长度。 也称为循环长度，用M表示。 应用范围：作为数字系统的测试信号，同步 信号及地址码等。在通信､雷达､遥控等领域 内部有广泛的应用。而对于能产生序列码的 电路称为序列码发生器

3.1 逻辑电路设计文档标准 3.1.1 框图 3.1.2 门的符号标准 3.1.3 信号名和有效级 3.1.4 引端的有效级 3.1.5 引端有效级的变换 3.1.6 图面布局及总线 3.1.7 时间图 3.2 组合电路分析 3.2.1 穷举法 3.2.2 逻辑代数法 3.2.3 利用摩根定律分析 3.2.4 利用卡诺图 3.3 组合电路设计 3.3.1 根据逻辑问题的描述、写出逻辑表达式 3.3.2 逻辑电路的变换 3.4 组合电路中的竞争与险象 3.4.1 竞争现象 3.4.2 险象 3.4.3 险象的判别 3.4.4 险象的消除 3.5 常用MSI组合逻辑器件及应用 3.5.1 译码器 3.5.2 编码器 3.5.3 三态缓冲器 3.5.4 多路选择器 3.5.5 奇偶校验电路 3.5.6 比较器 3.5.7 加法器