习题69-3,9-5,9-10 习题79-11,9-14 2021/2/23 作者:清华大学电子工程系罗嵘 第229页
2021/2/23 作者：清华大学电子工程系罗嵘 第229页 习题6 9-3, 9-5, 9-10 习题7 9-11, 9-14
43.1同步时序逻辑电路的设计 1设计步骤 设计要求 原始状态表 原始状态图 状态化简 最小化状态表 触发器选型 状态分配 代码形式的状态表 发器的激励函数 输出函数 时序电路逻辑图 自启动检查 2021/2/23 作者:清华大学电子工程系罗嵘 第230页
2021/2/23 作者：清华大学电子工程系罗嵘 第230页 设计要求 触发器的激励函数 最小化状态表 触发器选型 原始状态表 原始状态图 输出函数 代码形式的状态表 时序电路逻辑图 状态化简 状态分配 自启动检查 4.3.1同步时序逻辑电路的设计 1.设计步骤
2原始状态表和图的构成 分析清楚时序电路的输入条件和输出条件,确定有多少种 输入信息的历史情况,由相应的电路状态记忆,从而确定 原始状态图的状态数 把每一个状态作为电路当时所处的现在状态,根据设计要 求和各种可能的输入情况,确定该时刻的现在的输出和下 一时刻电路的下一个状态,画出状态转换线,注明输入和 输出,完成原始状态图。可多设几个状态,不要发生遗漏 和错误。 根据原始状态图列出原始状态表 2021/2/23 作者:清华大学电子工程系罗嵘 第231页
2021/2/23 作者：清华大学电子工程系罗嵘 第231页 2.原始状态表和图的构成 分析清楚时序电路的输入条件和输出条件，确定有多少种 输入信息的历史情况，由相应的电路状态记忆，从而确定 原始状态图的状态数 把每一个状态作为电路当时所处的现在状态，根据设计要 求和各种可能的输入情况，确定该时刻的现在的输出和下 一时刻电路的下一个状态，画出状态转换线，注明输入和 输出，完成原始状态图。可多设几个状态，不要发生遗漏 和错误。 根据原始状态图列出原始状态表
例1设计判断输入序列为101的检测器。输入为x,输出为z。 画出下述三种要求下的原始状态图(表) (1)对输入序列每三位进行一次判决:若三位代码是101,则 对应其最后一个1时,输出z为1;其它情况z为0 x010100101010 z000000001000 设S0:初始状态,每次判定由此状态开始, 收到一个0 S2:收到一个1, S3收到两个0,S4:收到01,S5:收到10,S6:收到11 2021/2/23 作者:清华大学电子工程系罗嵘 第232页
2021/2/23 作者：清华大学电子工程系罗嵘 第232页 例1设计判断输入序列为101的检测器。输入为x，输出为z。 画出下述三种要求下的原始状态图（表） (1)对输入序列每三位进行一次判决：若三位代码是101，则 对应其最后一个1时，输出z为1；其它情况z为0 x 010 100 101 010 z 000 000 001 000 设S0：初始状态，每次判定由此状态开始， S1：收到一个0， S2：收到一个1， S3：收到两个0，S4：收到01，S5：收到10，S6：收到11
0/0 1/0 0/0 /00(0 00091090010.表417(1)解的原始状态表 现在下一个状态」输出z 状态 0000 =0000010 2021/2/23 作者:清华大学电子工程系罗嵘 第233页
2021/2/23 作者：清华大学电子工程系罗嵘 第233页 0/0 S0 S1 S2 S3 S4 S5 S6 0/0 1/0 0/0 1/0 0/0 1/0 1/0 1/0 0/0 0/0 1/1 0/0 1/0 表 4.17（1）解的原始状态表 现在 下一个状态 输出 z 状态 x=0 x=1 x=0 x=1 S0 S1 S2 0 0 S1 S3 S4 0 0 S2 S5 S6 0 0 S3 S0 S0 0 0 S4 S0 S0 0 0 S5 S0 S0 0 1 S6 S0 S0 0 0
(2)每逢遇到输入序列为101,输出z为1。但是相邻的101代码 不可重叠(即输入的代码不可重复使用) X 010100101010 Z 000100001000 设S0:连续收到的输入为0,S1:收到一个1,S2:收到10, 收到10100 0/0 1/0 0/01 2 表4.18(2)解的原始状态表 0/0 现在状态下一个状态 输出z X-L 0 0S10 2021/2/23 作者:清华大学电子工程系罗嵘 第234页
2021/2/23 作者：清华大学电子工程系罗嵘 第234页 (2)每逢遇到输入序列为101，输出z为1。但是相邻的101代码 不可重叠（即输入的代码不可重复使用） x 010 100 101 010 z 000 100 001 000 设S0：连续收到的输入为0，S1：收到一个1，S2：收到10，S3： 收到101 表 4.18（2）解的原始状态表 现在状态 下一个状态 输出 z x=0 x=1 x=0 x=1 S0 S1 S1 0 0 S1 S2 S1 0 0 S2 S0 S3 0 1 S3 S0 S1 0 0 S0 S1 S2 S3 1/0 0/0 1/0 0/0 1/0 0/0 1/1 0/0
(3)每逢遇到输入序列为101,输出z为1,而且相邻的101代码 可重叠(即前一个101的最后一个1,可以作为下一个101的 头一个1使用) x010100101010 Z 000100001010 设S0:连续收到的输入为0,S1:收到一个1,S2:收到10 1/0 0/0 10 0/0 1/1 0/0 表419(3)解的原始状态表 现在状态下一个状态 输出z x=0 = 0 2021/2/23 作者:清华大学电子工程系罗嵘 第235页
2021/2/23 作者：清华大学电子工程系罗嵘 第235页 (3)每逢遇到输入序列为101，输出z为1，而且相邻的101代码 可重叠（即前一个101的最后一个1，可以作为下一 个101的 头一个1使用） x 010 100 101 010 z 000 100 001 010 设S0：连续收到的输入为0，S1：收到一个1，S2：收到10 S0 S1 S2 1/0 0/0 0/0 1/0 1/1 0/0 表 4.19（3）解的原始状态表 现在状态 下一个状态 输出 z x=0 x=1 x=0 x=1 S0 S0 S1 0 0 S1 S2 S1 0 0 S2 S0 S1 0 1
例2一个时序电路有两个输入x1,x2和两个输出z1, 。规定在同一时刻,x和x2不能同时为1。当x1为1 时,若x2端已输入了两个或两个以上1(这些1不一 定是连续输入的),则输出z为1,z2为0;若x2端没 有输入过两个或两个以上1,则输出z1为0,z2为1; 当x1为0时,不论x2为何值,输出z1,乙2都为0。此外, 每当x1为1时,电路回到起始状态,又重新开始上述 过程,试画出电路的原始状态图(表) 设S(:起始状态,x2端尚未输入过1,S:x2端输入 了一个1,Sc:x2端输入过两个或两个以上的1 2021/2/23 作者:清华大学电子工程系罗嵘 第236页
2021/2/23 作者：清华大学电子工程系罗嵘 第236页 例2一个时序电路有两个输入x1，x2和两个输出z1， z2。规定在同一时刻，x1和x2不能同时为1。当x1为1 时，若x2端已输入了两个或两个以上1（这些1不一 定是连续输入的），则输出z1为1，z2为0；若x2端没 有输入过两个或两个以上1，则输出z1为0，z2为1； 当x1为0时，不论x2为何值，输出z1， z2都为0。此外， 每当x1为1时，电路回到起始状态，又重新开始上述 过程，试画出电路的原始状态图（表） 设SA：起始状态，x2端尚未输入过1，SB： x2端输入 了一个1，SC： x2端输入过两个或两个以上的1
表420状态表 现在 下一个状态 输出 状态 X1X2X1X2 X1X2 X1X2 X1X2 X1X2 X1X2X1X2 X1X2=X1X2=X1X2=XX =00=01=11=10=00=01=11=10000111 S00 000 S00 00 01/00 00/00 Xx2zZ2 000 10/01 10/01 10/10 01/00 00/0001/00 2021/2/23 作者:清华大学电子工程系罗嵘 第237页
2021/2/23 作者：清华大学电子工程系罗嵘 第237页 表 4.20 状态表 下一个状态 输出 z1 z2 现在 状态 x1x2 =00 x1x2 =01 x1x2 =11 x1x2 =10 x1x2 =00 x1x2 =01 x1x2 =11 x1x2 =10 x1x2= 00 x1x2= 01 x1x2= 11 x1x2= 10 SA SA SB SA 0 0 0 0 0 1 SB SB SC SA 0 0 0 0 0 1 SC SC SC SA 0 0 1 0 0 0 SA SB SC x1x2 /z1z2 10/01 00/00 01/00 00/00 01/00 10/01 00/00 01/00 10/10
3状态化简 完全确定的时序电路:对于输入变量取值的所有组合都唯 地确定了该时刻的输出和下一个状态的时序电路。它具 有完全描述的状态表,如例1中的三张表 不完全确定的时序电路:状态表中包含不确定的输出或不 确定的下一个状态,则称为不完全描述的状态表,对应的 时序电路为不完全确定的时序电路,如例2 状态的等价:若S和S分别为时序电路M1和M2(二者可为 同一个电路)的两个状态。作为初始状态时,不论加入何 种形式的相同的输入序列,电路均给出相同的输出序列, 则称S和S是等价状态或等价对,记作S1S学否则,S1 和S是不等价的或可区分的状态。 2021/2/23 作者:清华大学电子工程系罗嵘 第238页
2021/2/23 作者：清华大学电子工程系罗嵘 第238页 3.状态化简 完全确定的时序电路：对于输入变量取值的所有组合都唯 一地确定了该时刻的输出和下一个状态的时序电路。它具 有完全描述的状态表，如例1中的三张表 不完全确定的时序电路：状态表中包含不确定的输出或不 确定的下一个状态，则称为不完全描述的状态表，对应的 时序电路为不完全确定的时序电路，如例2 状态的等价：若Si和Sj分别为时序电路M1和M2（二者可为 同一个电路）的两个状态。作为初始状态时，不论加入何 种形式的相同的输入序列，电路均给出相同的输出序列， 则称Si和Sj是等价状态或等价对，记作Si Sj ；否则， Si 和Sj是不等价的或可区分的状态
