习题911-2,11-4,11-7 2021/2/23 作者:清华大学电子工程系罗嵘 第302页
2021/2/23 作者：清华大学电子工程系 罗嵘 第302页 习题9 11-2, 11-4, 11-7
52半导体存储器 521随机存取存储器 522只读存储器 LSI在应用上分类:专用型,为专门设备或用途而设计 通用型,可用在不同数字设备中 在制造工艺上分类:双极型 MOS型 按功能,存储器分为: 只读存储器(READ- ONLY MEMORY,ROM) 随机存取存储器( RANDOM- ACCESS MEMORY,RAM) 顺序存取存储器( SEQUENTIAL ACCESS MEMORY,SAM) 2021/2/23 作者:清华大学电子工程系罗嵘 第303页
2021/2/23 作者：清华大学电子工程系 罗嵘 第303页 5.2半导体存储器 5.2.1随机存取存储器 5.2.2只读存储器 LSI在应用上分类：专用型，为专门设备或用途而设计 通用型，可用在不同数字设备中 在制造工艺上分类：双极型 MOS型 按功能，存储器分为： 只读存储器（READ－ONLYMEMORY，ROM） 随机存取存储器（RANDOM－ACCESS MEMORY，RAM） 顺序存取存储器（SEQUENTIAL ACCESS MEMORY，SAM）
521随机存取存储器 在使用RAM时可以随时从任一指定地址取出(读出)数据, 也可以随时将数据存入(写入)任何指定地址的存储单元中 去。 →优点:读写方便,使用灵活。 缺点:存在易失性,一旦断电所存储的数据便会丢失,不 利于数据长期保存。 按存储单元的特性分为: SRAM:静态随机存储器 DRAM:动态随机存储器 2021/2/23 作者:清华大学电子工程系罗嵘 第304页
2021/2/23 作者：清华大学电子工程系 罗嵘 第304页 5.2.1随机存取存储器 在使用RAM时可以随时从任一指定地址取出（读出）数据， 也可以随时将数据存入（写入）任何指定地址的存储单元中 去。 •优点：读写方便，使用灵活。 •缺点：存在易失性，一旦断电所存储的数据便会丢失，不 利于数据长期保存。 按存储单元的特性分为： SRAM：静态随机存储器 DRAM：动态随机存储器
5211RAM的结构及工作原理 RAM电路通常由存储矩阵、地址译码器和读/写控制电路三 部分组成,见图1。 地址输入 地址译码器 读 存储矩阵 写控数据输入瀚输出 制电心 (O) 路 R/NCS 图1RAM的结构框图 2021/2/23 作者:清华大学电子工程系罗嵘 第305页
2021/2/23 作者：清华大学电子工程系 罗嵘 第305页 地 址 译 码 器 存储矩阵 读/ 写控 制电 路 数据输入/输出 (I/O) R /W CS 地 址 输 入 图1 RAM的结构框图 5.2.1.1RAM的结构及工作原理 RAM电路通常由存储矩阵、地址译码器和读/写控制电路三 部分组成，见图1
存储矩阵:在译码器和读/写控制电路的控制下既可以写入1或 0,又可以将所存储的数据读出。存储矩阵中的单元个数即存 储容量 地址译码器:将输入的地址代码译成某一条字线的输出信号 使连接在这条字线上的存储单元或读/写控制电路接通,然后 才能对这些单元进行读或写。 读/写控制电路:对电路的工作状态进行控制 片选输入端CS,读/写控制,输出缓冲电路 R/W=1,执行读操作,将存储单元里的内容送到输入输出端上 R/W=0,执行写操作,输入瀚输出线上的数据被写入存储器; CS=1时RAM的输入输出端与外部总线接通; CS=0时RAM的输入输出端呈高阻态,不能与总线交换数据; 2021/2/23 作者:清华大学电子工程系罗嵘 第306页
2021/2/23 作者：清华大学电子工程系 罗嵘 第306页 •存储矩阵：在译码器和读/写控制电路的控制下既可以写入1或 0，又可以将所存储的数据读出。存储矩阵中的单元个数即存 储容量 •地址译码器：将输入的地址代码译成某一条字线的输出信号， 使连接在这条字线上的存储单元或读/写控制电路接通，然后 才能对这些单元进行读或写。 •读/写控制电路：对电路的工作状态进行控制 片选输入端CS，读/写控制，输出缓冲电路 R /W R /W =1，执行读操作，将存储单元里的内容送到输入/输出端上； =0，执行写操作，输入/输出线上的数据被写入存储器； CS=1时RAM的输入/输出端与外部总线接通； CS=0时RAM的输入/输出端呈高阻态，不能与总线交换数据；
0 3456 A 行地址译码器 存储矩阵 64×64 A VO1 1O2 输入/输出电路 1O3 234 15 VO4 G 列地址译码器 G △ △△ T10 0 1 G R/W 图22114的结构框图 2021/2/23 作者:清华大学电子工程系罗嵘 第307页
2021/2/23 作者：清华大学电子工程系 罗嵘 第307 页 行地址译码器 存储矩阵 64 64 输入 /输出电路 R / W 图2 2114的结构框图 列地址译码器 X 0 X63 Y 0 Y15 A 3 A 4 A 5 A 6 A 7 A 8 A 1 A 2 A 9 I/O 1 I/O 2 I/O 3 I/O 4 CS A 0 G 2 G 1 G 3 G4 G 5 G 6 G 7 G 8 G10 G9
共有1024×4=4096个存储单元,排成64×64矩阵。 -1024(=20),共有10个地址输入端A0~Ag 分成两组译码 O1~ⅣO既是数据输入端也是数据输出端 R/W=1,Cs=0时,门G输出高电平,使缓冲器G~G 工作,门G1输出低电平,使G1~G4禁止,这时由地 址码指定的四个存储单元中的数据被送到MO1~O4 实现读操作。 R/W=0,Cs=0,G1~G4作,G5~G禁止,加到 IO1~O4上的数据被写入指定的四个存储单元。 CS-1时,门G1~Gs禁止,将存储器内部电路与外部 连线隔离,可以直接把ⅣO1~IO4与系统总线相连使用。 2021/2/23 作者:清华大学电子工程系罗嵘 第308页
2021/2/23 作者：清华大学电子工程系 罗嵘 第308页 •共有1024×4=4096个存储单元，排成64×64矩阵。 •1024（=2 10），共有10个地址输入端A0 ～A9。 分成两组译码 •I/O1 ～I/O4既是数据输入端也是数据输出端 • CS =1时，门G1 ～G8禁止，将存储器内部电路与外部 连线隔离，可以直接把I/O1 ～I/O4与系统总线相连使用。 • R /W =0， CS =0，G1 ～G4工作，G5 ～G8禁止，加到 I/O1 ～I/O4上的数据被写入指定的四个存储单元。 • R /W =1， CS =0时，门G9输出高电平，使缓冲器G5 ～G8 工作，门G10输出低电平，使G1 ～G4禁止，这时由地 址码指定的四个存储单元中的数据被送到I/O1 ～I/O4， 实现读操作
5212RAM的扩展 当使用一片RAM器件不能满足存储量的需要时,可以将若干片 RAM组合到一起,接成一个容量更大的RAM。 ·位扩展方式 如果每一片RAM中的字数已够用而每个字的位数不够用时,应 采用位扩展的连接方式,将多片RAM组合成位数更多的存储器。 例1用1024×1位RAM接成1024×8位RAM。 vO 1O 1024×1 1024×1 RAM(D) RAM(8) R/AoA,AA3A, A6A,As AWcS Ao, A6A,AsAwCS CS 图3RAM的位扩展接法 2021/2/23 作者:清华大学电子工程系罗嵘 第309页
2021/2/23 作者：清华大学电子工程系 罗嵘 第309页 5.2.1.2RAM的扩展 当使用一片RAM器件不能满足存储量的需要时，可以将若干片 RAM组合到一起，接成一个容量更大的RAM。 •位扩展方式 如果每一片RAM中的字数已够用而每个字的位数不够用时，应 采用位扩展的连接方式，将多片RAM组合成位数更多的存储器。 例1用1024×1位RAM接成1024×8位RAM。 图3 RAM的位扩展接法 A0A1A2A3A4A5A6 W R CS 1024 × 1 RAM(1) W R I/O1 I/O8 A7A8A9 A0 A9 CS A0A1A2A3A4A5A6 W R CS 1024 × 1 RAM(8) A7A8A9
■·字扩展方式 如果每一片RAM中的位数已够用而字数不够用时,应 采用字扩展方式(也称地址扩展方式)。 例2用四片256×8位RAM接成一个1024×8位RAM 256(=28),1024(=210),每一片RAM只有八位地 址输入端,而1024为10位地址输入端,故需增加两位 地址码A9、Ag 由于每一片RAM的数据端IO1~O3都有三态缓冲器, 而它们又不会同时出现低电平,故可将它们的数据端 并联起来,作为整个RAM的八位数据输入/输出端。 2021/2/23 作者:清华大学电子工程系罗嵘 第310页
2021/2/23 作者：清华大学电子工程系 罗嵘 第310页 •字扩展方式 如果每一片RAM中的位数已够用而字数不够用时，应 采用字扩展方式（也称地址扩展方式）。 例2用四片256×8位RAM接成一个1024×8位RAM 256（=2 8），1024（=2 10），每一片RAM只有八位地 址输入端，而1024为10位地址输入端，故需增加两位 地址码A9、A8。 由于每一片RAM的数据端I/O1 ～I/O8都有三态缓冲器， 而它们又不会同时出现低电平，故可将它们的数据端 并联起来，作为整个RAM的八位数据输入/输出端
1O8 ITOI 256×8 256X8 256×8 256×8 RAMOD) RAM(2) RAM(3) RAM(4) AoAr-AwCSAoAr ARwCS AArA wCSAoA /CS W 2-4 0 线译 码器 图4RAM的字扩展接法 2021/2/23 作者:清华大学电子工程系罗嵘 第311页
2021/2/23 作者：清华大学电子工程系 罗嵘 第311页 图4 RAM的字扩展接法 A0A1 W R CS 256 × 8 RAM(1) W R I/O1 I/O8 A7 A0 A7 A8 A9 A0A1 W R CS 256 × 8 RAM(2) A7 A0A1 W R CS 256 × 8 RAM(3) A7 A0A1 W R CS 256 × 8 RAM(4) A7 A1 Y0 Y1 Y2 Y3 2-4 线 译 码器
