6.4 多谐振荡器 6.5 555定时器及其应用

6.1时序电路概述 6.2同步时序逻辑电路的分析 6.3异步时序电路的分析方法 6.4同步时序电路的设计方法

2.1 概述 2.2 半导体二极管和三极管的开关特性 2.3 最简单的与、或、非门电路

本篇用代数方法来研究数学结构,故又叫代数结构,它将用抽象的方法来研究集合上的关系和运算。代数的概念和方法已经渗透到计算机科学的许多分支中,它对程序理论,数据结构,编码理论的研究和逻辑电路的设计已具有理论和实践的指导意义。本篇讨论一些典型的代数系统及其性质（包括格）。 §1 代数系统的引入 §2 运算及其性质 §3 半群 §4 群与子群 §5 阿贝尔群和循环群 §6* 陪集与拉格朗日定理 §7 同态与同构

14.1 触发器 14.1.3 J-K触发器 14.3 计数器

14.1 触发器 R-S触发器 D触发器 14.2 寄存器

这一章,介绍一种新的逻辑部件--触发器触发器的“新”在于它具有“记忆功 能,它是构成时序逻辑电路的基本单元。本章首先介绍基本RS触发器的组成原理、特点 和逻辑功能。然后引出能够防止“空翻”现象的主从触发器和边沿触发器。同时,较详细 地讨论RS触发器、JK触发器、D触发器T触发器、T触发器的逻辑功能及其描述方 法。最后,通过一个实例帮你进一步体会触发器的“记忆”功能

在前面九章学习的基础上,通过本章十个阶段的练习,一定能逐步掌握 Verilog hdl设计的 要点。我们可以先理解样板模块中每一条语句的作用,然后对样板模块进行综合前和综合后 仿真,再独立完成每一阶段规定的练习。当十个阶段的练习做完后,便可以开始设计一些简 单的逻辑电路和系统。很快我们就能过渡到设计相当复杂的数字逻辑系统。当然,复杂的数 字逻辑系统的设计和验证,不但需要系统结构的知识和经验的积累,还需要了解更多的语法 现象和掌握高级的 Verilog hdl系统任务,以及与C语言模块接口的方法(即PLI),这些已 超出的本书的范围。有兴趣的同学可以阅读 Verilog语法参考资料和有关文献,自己学习, 我们将在下一本书中介绍 Verilog较高级的用法

在硬件逻辑电路中,实际面对的数据对象总 是逻辑量,能够直接形成的运算是逻辑运算 算术运算可以看作是一种抽象的行为描述 组合运算电路主要包括加法器( adder)和 乘法器( multipliers)

实验一可编程ASIC使用初步 一、实验目的: 1、过本次实验掌握EDA实验箱的使用方法。 2、将给出的数据选择器、数据比较器等程序下载到实验箱中进一步了解实验箱中按键、发光管、数码管的具体使用方法。 3、掌握常用组合逻辑电路的VHDL语言设计方法