4.1 多路选择器VHDL描述 4.2 寄存器描述及其VHDL语言现象 4.3 1位二进制全加器的VHDL设计

1.原理：在控制信号作用下，从多个输入中每次选中一个输出。因此又称多路开关(Multiplexer－MUX)。是计算机系统中使用最多的一类中规模器件

上一章中的两个改进的加法机清晰地解释了数据路径的概念。在整个电路中， 8位值从一 个部件传到另一个部件。它们是加法器、锁存器、选择器的输入，经过运算或操作又从这些 部件输出。这些数由开关定义，最后由灯泡来表示结果。可以认为电路中的数据路径的宽度 是8位。可是，为什么一定是8位，而不是6位、7位、9位或1 0位呢？

一、组合逻辑电路的实验 1、电路设计 例一：设计一个由与非门或数据选择器或 3/8 译码器组成的裁判表决电路， 该电路有如下功能：有 A、B、C 三名裁判，其中 A 为主裁判，B、C 为副裁判

5.1 加法器 5.2 数值比较器 5.3 编码器 5.4 译码器 5.5 数据选择器 5.6 数据分配器

独立R、双口RAM用多路选择器作为ALU的输入逻辑，单口RAM用锁存器作为ALU的输入逻辑

7.1 组合逻辑电路的分析与设计 7.2 加法器与数值比较器 7.3 编码器 7.4 译码器 7.5 数据选择器与数据分配器

常用组合逻辑电路种类很多，主要有全加器、 译码器、编码器、多路选择器、多路分配器、数 值比较器、奇偶检验电路等。 常用组合电路均有中规模集成电路（MSI)产 品。 MSI组合部件具有功能强、兼容性好、体积 小、功耗低、使用灵活等优点，因此得到广泛应 用。本节主要介绍几种典型MSI组合逻辑部件的 功能及应用

第一节组合逻辑电路的分析和设计 第二节加法器和数值比较器 第三节编码器 第四节译码器 第五节数据分配器和数据选择器

一、独立R、双口RAM用多路选择器作为ALU的输入逻辑。 二、单口RAM用锁存器作为ALU的输入逻辑