一、绪论 二、触发器的电路结构、动作特点 三、基本RS触发器 四、同步RS触发器（钟控RS触发器）

实验一基本门电路逻辑功能测试 实验二加法器的设计与应用 实验三译码器和数据选择器的设计及应用 实验四优先编码器的设计(EWB) 实验五触发器的设计及应用 实验六计数器的设计 实验七555定时器

一、555定时器的工作原理、逻辑功能及由555构成的脉冲电路。 二、由门电路构成的脉冲电路

一、同步计数器的分析与设计 1、M=2的同步计数器的分析与设计减法计数 (1)、同步二进制加法计数器

什么是序列信号? 序列信号是把一组0、1数码按一定规则顺序排列的串行信 号,可以做同步信号、地址码、数据等,也可以做控制信号。 这一节非常重要,是中规模集成电路的综合运用

前面介绍的各种门电路及由门电路组成的组合电路，其 共同特点是当前的输出完全取决于当前的输入，与过去的输 入无关，它们没有记忆功能。 在数字系统中：常需要有记忆功能。触发器就是一种具 有记忆功能的逻辑部件。触发器有两个稳定状态，分别表示 二进制数码的“0”和“1”

2.1 有两个TTL与非门G1和G2，测得它们的关门电平分别为: UOFF1=0.8 V, UOFF2=1.1V；开门电平分别为：UON1=1.9V, UON2=1.5 V。它们的输出高电平和低 电平都相等，试判断何者为优（定量说明）。 2.2 试判断图题2.2所示TTL电路能否按各图要求的逻辑关系正常工作？ 若电路的接法有错，则修改电路。 图题 2.2

一、掌握同步和异步二进制 和N进制计数器工作原理和电路组成。 二、理解常用中规模计数器结构及应用

在前面九章学习的基础上,通过本章十个阶段的练习,一定能逐步掌握 Verilog hdl设计的 要点。我们可以先理解样板模块中每一条语句的作用,然后对样板模块进行综合前和综合后 仿真,再独立完成每一阶段规定的练习。当十个阶段的练习做完后,便可以开始设计一些简 单的逻辑电路和系统。很快我们就能过渡到设计相当复杂的数字逻辑系统。当然,复杂的数 字逻辑系统的设计和验证,不但需要系统结构的知识和经验的积累,还需要了解更多的语法 现象和掌握高级的 Verilog hdl系统任务,以及与C语言模块接口的方法(即PLI),这些已 超出的本书的范围。有兴趣的同学可以阅读 Verilog语法参考资料和有关文献,自己学习, 我们将在下一本书中介绍 Verilog较高级的用法

重点掌握ROM/RAM的电路结构,工作 原理和主要控制端的功能, 掌握ROMRAM位扩展和字扩展的方法 掌握ROM(RAM)的基本应用  第1、2学 时：半导体存储器RAM、ROM  第3、4学 时：ROM、RAM的应用  第5、6学 时：PLD（PAL、PLA、GAL）