在前面九章学习的基础上,通过本章十个阶段的练习,一定能逐步掌握 Verilog hdl设计的 要点。我们可以先理解样板模块中每一条语句的作用,然后对样板模块进行综合前和综合后 仿真,再独立完成每一阶段规定的练习。当十个阶段的练习做完后,便可以开始设计一些简 单的逻辑电路和系统。很快我们就能过渡到设计相当复杂的数字逻辑系统。当然,复杂的数 字逻辑系统的设计和验证,不但需要系统结构的知识和经验的积累,还需要了解更多的语法 现象和掌握高级的 Verilog hdl系统任务,以及与C语言模块接口的方法(即PLI),这些已 超出的本书的范围。有兴趣的同学可以阅读 Verilog语法参考资料和有关文献,自己学习, 我们将在下一本书中介绍 Verilog较高级的用法

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上机作业2 1.输入一个字符串,按与输入相反的次序输出。 例如,若输入ABCD1234,则输出4321DCBA 2.输入两个字符串s1,s2,联接为字符串s3,分别输出s1,s2,s3,要求 不得使用标准函数 strcat(s1,s2) 3.设学生记录为(学号,姓名,数学,外语),入一个班的学生记录,完成: (1)求每个学生的平均成绩; (2)求全班每门课的平均成绩; (3)按数学成绩输出名次表(成绩相同的名次相同); (4)按外语成绩输出名次表(成绩相同的名次不相同,按先后次序确定名次);

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