5.1 信号的分类 静态同步 ASIC 中的所有信号可以分为以下三种：时钟、控制信号和数据

一、VHDL程序的宏观结构； 二、实体的基本格式及其在VHDL硬件设计中的应用 三、 构造体的基本格式及其在VHDL硬件设计中的基本功能 四、 库的实用意义及使用方法

第一节 并行分解 第二节 串行分解 第三节 并行与串行建模比较 第四节 信号与变量赋值 第五节 多值驱动的决断 第六节 产生共享模块

段码显示驱动模式 同时点亮七段显示器的七节LED，将需电流： 10mA×7＝70mA 若同时点亮6个七段显示器，则总电流高达： 70mA×6＝420mA≈0.5A

电路要求 kbencoder 数据输入 i[7..0] 低电平有效 控制输入 el 低电平有效 数据输出 a[2..0] 反函数输出：表达最高位优先编码 数据输出 b[2..0] 反函数输出：表达次高位优先编码 设计思想：

第一章作业 1. Top_Down设计方法主要包括哪几个层 次？分别包含什么内容？ 2. 什么是IP核？学习VHDL与掌握IP核技 术的关系是什么？ 7. FPGA/CPLD的主要优缺点是什么？ ASIC的主要优缺点是什么？

VHDL 中主要有六类运算符号： 赋值运算、逻辑运算、算术运算 关系运算、连接运算、移位运算 运算符号主要用于各类表达式中； 运算可以分为单目运算（只有一个运算量）和双目运算 （针对两个运算量）；

组合逻辑电路设计实例 一、简单门电路 二、加法器 三、编码译码器 四、多路处理器

Process Statement All the Process Statement is executed in parallel Within the Process Statement, the coding is execute in sequential Process Statement is : OUTPUT depends on INPUT with Sensitivity List to control the event happen

并行语句 顺序语句 体现电路硬件的特点：各元件/信号相互影响，同时发生变化 体现设计人员的思路：现象的因果关系、局部与整体的关系 并行语句 模拟结构体中电路硬件的变化特点