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第一节 VHDL编程方法 第二节 定时建模的方法 第三节 用错误检查提高建模准确性 第四节 提高仿真性能建模 第五节 对逻辑操作查表 第六节 Process语句—避免无限循环 第七节 用VHDL做仿真激励
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5.1 信号的分类 静态同步 ASIC 中的所有信号可以分为以下三种:时钟、控制信号和数据
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一、 历史与现状 二 、EDA技术的基本特征 三 、EDA工具简介 四 、ASIC设计—EDA的重要应用 五 、课程主要内容
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关于使用同步设计还是异步设计,已有很多讨论。同步电路易于设 计和修改,并且和工艺关系不大,但是它通常不如异步电路效率高,即 占用芯片面积较大。异步设计通常需要有更高的设计技巧和经验
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一、VHDL程序的宏观结构; 二、实体的基本格式及其在VHDL硬件设计中的应用 三、 构造体的基本格式及其在VHDL硬件设计中的基本功能 四、 库的实用意义及使用方法
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电路要求 kbencoder 数据输入 i[7..0] 低电平有效 控制输入 el 低电平有效 数据输出 a[2..0] 反函数输出:表达最高位优先编码 数据输出 b[2..0] 反函数输出:表达次高位优先编码 设计思想:
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组合逻辑电路设计实例 一、简单门电路 二、加法器 三、编码译码器 四、多路处理器
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Process Statement All the Process Statement is executed in parallel Within the Process Statement, the coding is execute in sequential Process Statement is : OUTPUT depends on INPUT with Sensitivity List to control the event happen
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EDA(Electronic Design Automation) ASIC(Application Specific Integrated Circuit) FPGA(Field Programmable Gate-Array) CPLD(Complex Programmable Logic Device) SOC(System On a Chip) IP(Intellectual Property) ISP(In-System Programmable )
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一个简单频率计的设计(带BCD计数器、LED 七段码显示控制) 频率计的基本原理:将输入信号频率与基准时钟 频率进行比较
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