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西安电子科技大学:《数字电路》课程教学资源(PPT课件讲稿)用VHDL进行数字系统设计
文档格式:PPT 文档大小:964KB 文档页数:122
一、传统的硬件设计方法 二、传统的设计方法是自下而上的设计方法 三、采用通用的元器件 四、后期进行仿真,浪费大,设计周期长 五、主要设计文件是电路原理图,可读性差,文件量大
《数字系统与VHDL程序设计语言》课程教学资源(PPT课件讲稿,共六章)
文档格式:PPT 文档大小:7.25MB 文档页数:200
第一章VHDL的程序结构和软件操作 1-1 VHDL程序的基本结构 1-2软件操作—Max+plusⅡ的操作 第二章 VHDL语言要素 第三章 VHDL顺序语句 第四章 VHDL并行语句 4.1 并行语句概述 4.2 并行信号赋值语句 4.3 进程语句(process) 4.4 元件例化语句 4.5 生成语句(for-generate) 第五章 组合逻辑电路的设计和分析 5.1 概述 5.2 编码器 5.3 译码器 5.4 简单数字显示系统 5.5 其它 第六章 时序逻辑电路的设计和分析 6.2 触发器 6.3 计数器 6.4 分频器 6.5 寄存器 6.1 概述
《数字系统与VHDL程序设计语言》课程教学资源(PPT课件讲稿,共六章)
文档格式:PPT 文档大小:6.46MB 文档页数:200
第一章VHDL的程序结构和软件操作 1-1 VHDL程序的基本结构 1-2软件操作—Max+plusⅡ的操作 第二章 VHDL语言要素 第三章 VHDL顺序语句 第四章 VHDL并行语句 4.1 并行语句概述 4.2 并行信号赋值语句 4.3 进程语句(process) 4.4 元件例化语句 4.5 生成语句(for-generate) 第五章 组合逻辑电路的设计和分析 5.1 概述 5.2 编码器 5.3 译码器 5.4 简单数字显示系统 5.5 其它 第六章 时序逻辑电路的设计和分析 6.2 触发器 6.3 计数器 6.4 分频器 6.5 寄存器 6.1 概述
南京邮电大学:《数字电路与系统设计》课程教学资源(PPT课件讲稿)第十一章 VHDL
文档格式:PPT 文档大小:1.12MB 文档页数:132
一、硬件描述语言(HDL) 1.VHDL:VHSIC Hardware Description Language; VHSIC : Very High Speed Integrated Circuit;
清华大学电子工程系:《模拟电路的CAD CAD分析与设计》第一、二、三章 绪论
文档格式:PDF 文档大小:129.29KB 文档页数:18
数字电路CAD工具(较成熟,自动化程度高): FPGA Gate Array Standardsell VHDL 系统综合
电子科技大学:《VHDL语言与数字集成电路设计》第七章 VHDL硬件描述语言
文档格式:PPT 文档大小:179KB 文档页数:29
全方位硬件描述—从系统到电路 多种描述方式—适应层次化设计 数据类型丰富,语法严格清晰 串行和并行通用,物理过程清楚 与工艺结构无关,可用于各类EDA工具
电子科技大学:《VHDL语言与数字集成电路设计》第十四章 VHDL中的资源:库和包集合
文档格式:PPT 文档大小:144KB 文档页数:28
Library库 编译后数据的集合,存放包集合定义、实体定 义、构造体定义和配置定义,其功能相当于其 他操作系统中的目录,经过说明后,设计中就 可以使用库中的数据,实现共享;
电子科技大学:《VHDL语言与数字集成电路设计》第十章 VHDL中的资源:库和包集合
文档格式:PPT 文档大小:148KB 文档页数:32
Library库 编译后数据的集合,存放包集合定义、实体定 义、构造体定义和配置定义,其功能相当于其 他操作系统中的目录,经过说明后,设计中就 可以使用库中的数据,实现共享;
西安电子科技大学:《EDA技术及应用》课程教学资源(PPT教材课件)第六章 VHDL设计应用实例
文档格式:PPT 文档大小:1.8MB 文档页数:198
6.1 8位加法器的设计 6.2 8位乘法器的设计 6.3 序列检测器的设计 6.4 正负脉宽数控调制信号发生器的设计 6.5 数字频率计的设计 6.6 秒表的设计 6.7 MCS–51单片机与FPGA/CPLD总线接口逻辑设计 6.8 交通灯信号控制器的设计 6.9 语音信箱控制系统的设计 6.10 PID控制器的设计 6.11 空调系统有限状态自动机的设计 6.12 闹钟系统的设计
电子科技大学:《数字系统EDA技术》第六章 VHDL设计应用实例
文档格式:PPT 文档大小:1.48MB 文档页数:40
6.18位加法器的设计 1、设计思路 多位加法器的构成方式:并行进位 串行进位 并行进位:速度快、占用资源多 串行进位:速度慢、占用资源少
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