结束 5.3任意进制计数器 放映 5.3.1 异步计数器 5.3.2同步计数器 2023/7/17 返回
2023/7/17 1 5.3.1 异步计数器 5.3.2 同步计数器 5.3 任意进制计数器 结束 放映
复习 如果计数脉冲CP的频率为，希望得到八分 频的输出波形，需几进制计数器？ 异步二进制计数器的构成方法？ 2023/7/17
2023/7/17 2 复习 如果计数脉冲CP的频率为f0，希望得到八分 频的输出波形，需几进制计数器？ 异步二进制计数器的构成方法？
重点： 1.实现任意进制异步计数器的脉冲反馈法。 2.同步计数器的分析方法。 2023/7/17
2023/7/17 3 重点： 1．实现任意进制异步计数器的脉冲反馈法。 2．同步计数器的分析方法
5.3任意进制计数器 返回 任意进制计数器是指计数器的模N不等于2的计数 器。 5.3.1异步计数器 在异步二进制计数器的基础上，通过脉冲反馈或 阻塞反馈来实现。 1.脉冲反馈式（以10进制计数器为例) ①设计思想：通过反馈线和门电路来控制二进制 计数器中各触发器的R,端，以消去多余状态（无效状 态)构成任意进制计数器
任意进制计数器是指计数器的模N不等于2 n的计数 器。 5.3 任意进制计数器 在异步二进制计数器的基础上，通过脉冲反馈或 阻塞反馈来实现。 5.3.1 异步计数器 1．脉冲反馈式 （以10进制计数器为例） ① 设计思想：通过反馈线和门电路来控制二进制 计数器中各触发器的RD端，以消去多余状态（无效状 态）构成任意进制计数器
②实现10进制计数器的工作原理： 4位二进制加法计数器从0000到1001计数。 当第十个计数脉冲CP到来后，计数器变为1010状 态瞬间，要求计数器返回到0000。 可令RD=2123,当1010状态时21、23同时为1， Rp=0,使各触发器置0。 当计数器变为0000状态后，R,又迅速由0变为1状 态，清零信号消失，可以重新开始计数。 显然，1010状态存在的时间极短（通常只有10ns 左右)，可以认为实际出现的计数状态只有0000~1001， 所以该电路实现了十进制计数功能。 2023/7/17
2023/7/17 5 ② 实现10进制计数器的工作原理： 4位二进制加法计数器从0000到1001计数。 当第十个计数脉冲CP到来后，计数器变为1010状 态瞬间，要求计数器返回到0000。 显然，1010状态存在的时间极短（通常只有10ns 左右），可以认为实际出现的计数状态只有0000~1001， 所以该电路实现了十进制计数功能。 当计数器变为0000状态后，RD又迅速由0变为1状 态，清零信号消失，可以重新开始计数。 可令RD = Q1Q3，当1010状态时Q1、Q3同时为1， RD=0，使各触发器置0
③状态转换表 表14一9十进制加法计数器状态转换表 CP顺序 030291Q 等效十进制数 0 0000 0 0001 2 0010 2 3 0011 3 4 0100 4 5 0101 5 6 0110 6 7 0111 7 8 1000 8 9 1001 9 10 0000 0 短暂过渡 2023/7/17 状态1010
2023/7/17 6 CP顺序 Q3 Q2 Q1 Q0 等效十进制数 0 0 0 0 0 0 1 0 0 0 1 1 2 0 0 1 0 2 3 0 0 1 1 3 4 0 1 0 0 4 5 0 1 0 1 5 6 0 1 1 0 6 7 0 1 1 1 7 8 1 0 0 0 8 9 1 0 0 1 9 10 0 0 0 0 0 ③ 状态转换表 表14－9 十进制加法计数器状态转换表 短暂过渡 状态1010
④状态转换图 10个稳 定状态 23Q2Q100 0000 0001 0010 0011 短暂过渡 1001 0100 状态1010 1000 0111 0110 0101 图5-22十进制加法计数器状态转换图 2023/7/17
2023/7/17 7 ④ 状态转换图 图5-22 十进制加法计数器状态转换图 10个稳 定状态 短暂过渡 状态1010
⑤ 逻辑电路图 取状态 1010 异 0 图5-23 异步十进制加法计数器 仿真 2023/7/17
2023/7/17 8 ⑤ 逻辑电路图 图5-23 异步十进制加法计数器 取状态 1010 异步 置0 仿真
⑥时序图 7 89 1011 0000 十进制 0000 图5-24异步十进制加法计数器时序图 2023/7/17
2023/7/17 9 ⑥ 时序图 图5-24 异步十进制加法计数器时序图 0000 十进制 0000
2.阻塞反馈式（以10进制计数器为例） ①设计思想：通过反馈线和门电路来控制二 进制计数器中某些触发器的输入端，以消去多余 效状态)来构成任意进制计数器。 进位信号 C-0:00 辑电路图 J3=0201 J=93 CP=O 1J& 1J 1J FF2 C1< FF,C1 FF C1 6 1K 1K 1K-1 图5-25 阻塞反馈式异步十进制加法计数器 2023/7/17
2023/7/17 10 2．阻塞反馈式 （以10进制计数器为例） ① 设计思想：通过反馈线和门电路来控制二 进制计数器中某些触发器的输入端，以消去多余 状态（无效状态）来构成任意进制计数器。 ② 逻辑电路图 图5-25 阻塞反馈式异步十进制加法计数器 CP3 = Q1 进位信号 C= Q3Q0 J3 = Q2Q1 J1 = Q3