系统可编程技不 第2讲 CPLD和FPGA的基本结构
在系统可编程技术 第2讲 CPLD和FPGA的基本结构
CPLD性能特点 CPLD-复杂可编程逻辑器件 ( Complex programmable Logic Device) 1、可多次编程、改写、擦除 2、采用 CMOS EPR0M、 EEPROM、 FLASH和SRM等编程技术 3、1/0端数和内部触发器多达数百个,集成度远高于PAL和GAL 4、内部延时与器件结构和逻辑连接等无关,容易消除竞争和 冒险 5、有多加密位,防止非法抄袭 6、采用分区阵列结构,每区相当于一PAL或GAL 7、基于乘积项( Product-Term)的PLD结构
一、 CPLD性能特点 CPLD-----复杂可编程逻辑器件 （Complex Programmable Logic Device） 1、可多次编程、改写、擦除 2、采用CMOS EPROM、EEPROM、FLASH和SRAM等编程技术 3、I/O端数和内部触发器多达数百个，集成度远高于PAL和GAL 4、内部延时与器件结构和逻辑连接等无关，容易消除竞争和 冒 险 5、有多加密位，防止非法抄袭 6、采用分区阵列结构，每区相当于一PAL或GAL 7、基于乘积项（Product-Term)的PLD结构
、 LATTICE公司的 iSpLSI1032的结构和特点 器件,DLSI1032是 ISplSI10列中容量中等的 ,具备5V的在系统编程能力 1. iSpSⅠ1032的主要特点: 集成密度为6000等效门,192个寄存器 是电擦写CMOS( EEPROM)器件; 有84个引脚,其中64个是ⅣO引脚,8个是专 用输入引脚; 最大工作频率fmx=125MHz
二、LATTICE公司的ispLSI 1032的结构和特点 ispLSI 1032是ispLSI 1000系列中容量中等的 器件，具备5V的在系统编程能力。 1. ispLSI 1032的主要特点： • 集成密度为6000等效门，192个寄存器； • 是电擦写CMOS（EEPROM）器件； • 有84个引脚，其中64个是I/O引脚，8个是专 用输入引脚； • 最大工作频率 fmax = 125 MHz
2. ispS1032的结构框图—引脚图 ■口口■_■口口_口 10987654 157口12 74口o38 o59口14 72口M38 6囗15 o61日16 70口W34 62 o63日18 88 0 wO32 N7囗19 87 B GOE O/IN4 Y0囗20 66■Y1 vcc囗21 65 GND口22 ispLSI 1032E 84 GND ispE囗23 Top view RESET口24 82口Y3 isDIIN 0 8口scuN31 1o0囗26 80口wo31 o1囗2 12 58口W2 3 57日Wo 4囗30 56口o27 o5囗31 55口wo28 54口Wo25 33343536373839404142434445484748495515253 b。:sg"z a.&N 292229 8992999929
2. ispLSI 1032的结构框图——引脚图
3. ispLSI1032的结构框图——功能框图 6362 5150 59585758 55 54 53 52 51 504948 R-SET Input Bus Generic Output Routing Pool (ORP) D7 D6 D5 D4 D3 D2 IN 5 。3 4 l41 3 i39 。s 8 38 9 。15 。11 C1 SDUNO Moc三N1 1 B6目a7 ClocK Output Routing Pool (ORP) fecablock input Bus SDOIN 2 #222222223 Y23 SCLKIN 3 D时
3. ispLSI 1032的结构框图——功能框图
1)集总布线区GRP( Global Routing Pool) 4869 4060 20 586948 22404859 050 N 口口□ Input Bus D7日D6 该区位于 14 芯片的中 。3 C5/8 43 央,其任 。4 务是将所 Global 139 有片内逻 137 辑联系在 13 起 c 15 Output Routing Pool (ORP) Netvor 口口口匚口口口 SDOIN 2 SCLKIN 3 122222193B ￥23
1) 集总布线区GRP（Global Routing Pool） 该区位于 芯片的中 央，其任 务是将所 有片内逻 辑联系在 一起
2)万能逻辑块GLB( Generic Logic Block) 63625160 50 55545352 49487 N _言口言口口 Input Bus Generic Output Routing Pool (ORP) LBs) D7日。6日c5日o4 D1 DD GLB位于 GRP的两 43 边,每边 。4 Globa 40 8块,共 32块 33 32 ■■■ c15 SEUNO B3B Strout on Output Routing Pool (ORP) □口口口口口口口 SPoN 2 2222B23 SCLKIN 3 D时34
2) 万能逻辑块GLB（Generic Logic Block） GLB位于 GRP的两 边，每边 8块，共 32块
GLB结构 每个GLB由与阵列、乘积项共享阵列、四输出逻 辑宏单元和控制逻辑组成。 直通输入 乘积项 四输出输出 与阵列乘积项 共享阵列 逻辑宏单元至GRP、ORP或o 复位↑时钟 来自GRP的输入 控制逻辑
每个GLB由与阵列、乘积项共享阵列、四输出逻 辑宏单元和控制逻辑组成。 GLB结构
GLB结构 GLB的与阵列有18个输入端,其中16个来自集总布线 区GRP,2个由JO单元直通输入 每个GLB有20个与门,形成20个乘积项,再通过4个 或门输出。 4输出宏单元有4个触发器,可被组态为组合输出或寄 存器输出(通过编程组态)
GLB结构 • GLB的与阵列有18个输入端，其中16个来自集总布线 区GRP，2个由I/O单元直通输入。 • 每个GLB有20个与门，形成20个乘积项，再通过4个 或门输出。 • 4输出宏单元有4个触发器，可被组态为组合输出或寄 存器输出（通过编程组态）
3)输入输出单元OC( nput Output Cell) 59625080 5958558 55445952 5150 4948 NN 口國 Input Bus 输入输出单元 Output Routing Pool (ORP) IOC是功能框图 最外层的小方块, 共64个(IN0~ 143 IN63)。该单元 有输入、输出和 双向O三类组态 可通过对控制输 入输出三态缓冲 B0B1日B2B3B485日B6日a7 器的使能端编程 Output Routing Pool (ORP) 来选择 口口口口口
3) 输入输出单元IOC（Input Output Cell） 输入输出单元 IOC是功能框图 最外层的小方块， 共64个（IN0 ~ IN63）。该单元 有输入、输出和 双向I/O三类组态。 可通过对控制输 入输出三态缓冲 器的使能端编程 来选择
