系统可编程技不 第11讲 VHDL语言结构体的描述 方法
在系统可编程技术 第11讲 VHDL语言结构体的描述 方法
结构体的一般语言格式 ARCHITECTURE结构体名0F实体名|S [说明语句] BEGIN [功能描述语句] END结构体名;
结构体的一般语言格式 ARCHITECTURE 结构体名 OF 实体名 IS [说明语句] BEGIN [功能描述语句] END 结构体名;
结构体三种描述方法 行为描述 (behavioral) 数据流描述 (dataflow) 结构化描述 (structural)
结构体三种描述方法 行为描述 (behavioral) 数据流描述 (dataflow) 结构化描述 (structural)
功能描述语句 进程语句 信号赋值语句 子程序调用语句 元件例化语句
功能描述语句 进程语句 信号赋值语句 子程序调用语句 元件例化语句
结构体一一行为描述 行为描述是高层次描述方式,它只描述输入 与输出之间的逻辑转换关系,而不涉及具体逻辑 电路结构等信息。 主要用于系统数学模型的仿真或系统工作原 理的仿真。故其大量采用的算术运算、关系运算 惯性延时、传输延时等描述方式是难于或不能进 行逻辑综合的
结构体－－行为描述 行为描述是高层次描述方式，它只描述输入 与输出之间的逻辑转换关系，而不涉及具体逻辑 电路结构等信息。 主要用于系统数学模型的仿真或系统工作原 理的仿真。故其大量采用的算术运算、关系运算、 惯性延时、传输延时等描述方式是难于或不能进 行逻辑综合的
行为描述:一般采用进程语句( PROCESS) 描述 Architecture behavioral of eqcomp4 is begin comp: process(a, b) 高层次的功能 begin 描述,不必考 if a=b then 虑在具体电路 是怎样实现的 equal<=41’; ese equal<=“0; end if: end process comp; end behavioral g
行为描述：一般采用进程语句（PROCESS） 描述 高层次的功能 描述，不必考 虑在具体电路 是怎样实现的。 Architecture behavioral of eqcomp4 is begin comp: process (a,b) begin if a=b then equal <= ‘1’; else equal <=‘0’; end if; end process comp; end behavioral ;
结构体一一数据流描述 数据流描述:也称寄存器(RTL)描述方式, 明确描述了数据信号的流动路径、流动方向和流 动结果。 它采用类似于布尔方程的并行信号赋值语句 进行描述。可以描述时序电路,也可描述组合电 路。是完全能够进行逻辑综合的描述方式
结构体－－数据流描述 数据流描述：也称寄存器（RTL）描述方式， 明确描述了数据信号的流动路径、流动方向和流 动结果。 它采用类似于布尔方程的并行信号赋值语句 进行描述。可以描述时序电路，也可描述组合电 路。是完全能够进行逻辑综合的描述方式
布尔方程描述 Architecture dataflow of eqcomp4 is begin 当a和b的 equal<=‘1 when a=bele“0’; 宽度发生 end dataflow 变化时, 需要修改 Architecture dataflow of eqcomp4 is 设计,当 宽度过大 begin 时,设计 equal<= not(a(0) xor b(O))and 非常繁琐 not(a (1) xor b()and not(a (2)xor b (2))and nota(3)xorb(③3) end dataflow
当a和b的 宽度发生 变化时， 需要修改 设计，当 宽度过大 时，设计 非常繁琐 布尔方程描述 Architecture dataflow2 of eqcomp4 is begin equal <= not(a(0) xor b(0))and not(a(1) xor b(1))and not(a(2) xor b(2))and not(a(3) xor b(3)); end dataflow2; Architecture dataflow1 of eqcomp4 is begin equal <= ‘1’ when a=b else ‘0’; end dataflow1;
结构体一一结构化描述 结构化描述:复杂数字逻辑系统的层次化设 计法。设计中,高层次的设计模块调用低层次的 设计模块,或直接用门电设计单元来设计一复杂 的逻辑电路。 它采用元件例化语句或生成语句进行设计
结构体－－结构化描述 结构化描述：复杂数字逻辑系统的层次化设 计法。设计中，高层次的设计模块调用低层次的 设计模块，或直接用门电设计单元来设计一复杂 的逻辑电路。 它采用元件例化语句或生成语句进行设计
元件例化语句 使用格式: 先声明元件: Component元件名[|S] [Port(端囗说明)] End Component 后元件例化: 例化名:元件名 Port Map(端口映射)
使用格式: 先声明元件： Component 元件名 [ IS ] [ Port （端口说明）] End Component ; 后元件例化： 例化名: 元件名 Port Map（端口映射） 元件例化语句
