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第4章 电子系统设计实践（一） 课程讲义 下一章 合肥工业大学 彭良清 上一章
本章内容 4位加法计数器设计 二.8位数码管显示扫描电路设计 三.13分频器电路设计
本章内容 一． 4位加法计数器设计 二． 8位数码管显示扫描电路设计 三． 13分频器电路设计
4位加法计数器设计(一) 1. --LIBARYIEEE 2. -USE IEEE STD LOGIC 1164ALL 3. ENTITY CNT4 S PORT( CLK BIT. 5 Q BUFFER NTEGER RANGE 15 DOWNTO 0 6 7 END ENTITY CNT4 ARCHITECTUREbhV OF CNT4 IS 9. BEGIN PROCESS(CLK) BEGIN 12 IF CLK'EVENT AMD CLK=1 THEN Q Q+1 参见 14 END F END PROCESS p108 ex5 1 CNT4 16. END ARCHITECTURE bhy
一．4位加法计数器设计（一） 1. --LIBARY IEEE; 2. --USE IEEE.STD_LOGIC_1164.ALL; 3. ENTITY CNT4 IS 4. PORT ( CLK : IN BIT; 5. Q : BUFFER INTEGER RANGE 15 DOWNTO 0 6. ); 7. END ENTITY CNT4; 8. ARCHITECTURE bhv OF CNT4 IS 9. BEGIN 10. PROCESS(CLK) 11. BEGIN 12. IF CLK'EVENT AMD CLK = '1' THEN 13. Q <= Q + 1; 14. END IF; 15. END PROCESS; 16. END ARCHITECTURE bhv; 参见： p108_ex5_1_CNT4
4位加法计数器设计(一):图 addO Q[3.0]rego 13.0 OUT[3 3 4 ENA ADDER CLI
4位加法计数器设计（一）:图
4位加法计数器设计(二) 1. LIBARY正EE 2 USE EEE STD LOGIC 1164 ALL 3. USE IEEE STD LOGIC UNSIGNED.ALL 4. ENTITY CNT402 S PORT( CLK N STD LOGIC Q OUT STD LOGIC VECTOR(3 DOWNTO O) ) 8. END ENTIY CNT402 9. ARCHITECTURE bhy OF CNT402 IS 10. SIGNAL Q1 STD LOGIC VECTOR(3 DOWNTO 0) 11. BEGIN PROCESS(CLK) BEGIN IF CLKEVENTAMD CLK= 1 THEN 15. Q1 Q1+1 END F END PROCESS 参见 110ex52CNT402 Q1: 21./END ARCHITEC TURE bhv
1. LIBARY IEEE; 4位加法计数器设计（二） 2. USE IEEE.STD_LOGIC_1164.ALL; 3. USE IEEE.STD_LOGIC_UNSIGNED.ALL; 4. ENTITY CNT402 IS 5. PORT ( CLK : IN STD_LOGIC; 6. Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) 7. ); 8. END ENTITY CNT402; 9. ARCHITECTURE bhv OF CNT402 IS 10. SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); 11. BEGIN 12. PROCESS(CLK) 13. BEGIN 14. IF CLK'EVENT AMD CLK = '1' THEN 15. Q1 <= Q1 + 1; 16. END IF; 17. -- Q <= Q1; ??? 18. END PROCESS; 19. 20. Q <= Q1; 21. END ARCHITECTURE bhv; 参见： p110_ex5_2_CNT402
4位加法计数器设计(二):图 add 0 Q[3.0rego OUT[3. 0] 4 B3.可 P03.] ENA ADDER CLR
4位加法计数器设计（二）:图
10. ARCHIEC TURE bhy OF CNT10 IS 4位加法计数器 11. BEGIN 设计(三) PROCESS(CLK, RST,EN) VARIABLE CQI: STD LOGIC VECTOR( 3 DOWNTO O) BEGIN 1. LIBARY IEEE: IF RST=1 THEN 2. USE IEEE STD LOGIC 1164.ALL 3. USE IEEE STD LOGIC UNSIGNED.ALL 6789 CQI: =(OTHERS >=0) ELSIF CLKEVENTAMD CLK=1 THEN IF EN=1 THEN 20 IF CQI=0) END IF. END 9. END ENTITY CNT10 END IF 28 IF CQI=9 THEN COUT <=1 ELSE 具有异步 COUT <=0 复位(RST END IF. 时钟使能(EN CQ<= CQ 参见:p113ex53CN10 END PROCESS 37. END ARCHITECTURE bhy
4位加法计数器 设计（三） 1. LIBARY IEEE; 2. USE IEEE.STD_LOGIC_1164.ALL; 3. USE IEEE.STD_LOGIC_UNSIGNED.ALL; 4. ENTITY CNT10 IS 5. PORT ( CLK, RST, EN : IN STD_LOGIC; 6. CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); 7. COUT : OUT STD_LOGIC 8. ); 9. END ENTITY CNT10; 10. ARCHITECTURE bhv OF CNT10 IS 11. BEGIN 12. PROCESS(CLK,RST,EN) 13. 14. VARIABLE CQI: STD_LOGIC_VECTOR( 3 DOWNTO 0); 15. BEGIN 16. IF RST = '1' THEN 17. CQI := (OTHERS >='0' ); 18. ELSIF CLK'EVENT AMD CLK = '1' THEN 19. IF EN = '1' THEN 20. IF CQI ='0' ); 24. END IF; 25. END IF; 26. END IF; 27. 28. IF CQI = 9 THEN 29. COUT <= '1' ; 30. ELSE 31. COUT <= '0'; 32. END IF; 33. CQ <= CQI 34. 35. END PROCESS; 36. 37. END ARCHITECTURE bhv; 具有异步 复位(RST) 时钟使能(EN) 参见：p113_ex5_3_CNT10
add*O 4位加法计数器设计(三):图 CQ3.0 0 OUTB. 0] CoUT ADDER LessThanw-0 ENA 3.0 CLR P.0 LESS THAN CQl-3
4位加法计数器设计（三）:图
8位数码管显示扫描电路设计
三． 8位数码管显示扫描电路设计 二．8位数码管显示扫描电路设计
8段 8个位 P|O49 P|O41 S1 P|o48 Po40 实验 P|o47 P|o46 abcde 8数码管 P|O39 PIO38 电路 P|o45 P|O37 P|o44 P|O36 S6 P|o43 P|Q42 fgp P|O35 S7 P|O34 S8 GW48FPK2系统板扫描显示模式时8个数码管VO连接图 K1 K2 K3 K4 K6 K7 K8 a.g为数码管的段控信号,对应FPGA 1K8为数码管的位控信号,对应FPGA 的PIO49、48、47、46、45、44、43、42 jP1O41、40、39、38、37、36、35、34
K1…K8为数码管的位控信号，对应FPGA 的PIO41、40、39、38、37、36、35、34 a…g为数码管的段控信号，对应FPGA 的PIO49、48、47、46、45、44、43、42 实验 电路