电子技术 数字电路部分 第九章 半导体存储器和可 编程逻辑器件
电子技术 第九章 半导体存储器和可 编程逻辑器件 数字电路部分
第九章半导体存储器和可编程逻辑器件 9,1半导体存储器 9,2可编程逻辑器件PLD BACK
第九章 半导体存储器和可编程逻辑器件 9.1 半导体存储器 9.2 可编程逻辑器件PLD
9半导体存储器 911只读存储器ROM 1.ROM的结构 ROM主要由地址译码器、存储矩阵和输出缓冲器三部分组成 地 信息单元 文本单元 图 地址 址 输入 存储矩阵×M 译|Wn 每个字中信乙 A 码 息的位数称 为“字长”立 字线 缓冲级 对于图9-1的存储矩阵有2个字,每个字的 字长为m,因此整个存储器的存储容量为 结构 2×m位。存储容量也习惯用K(1K=1024)为 单位来表示 D也称为“位线
9.1 半导体存储器 9.1.1 只读存储器ROM A0 A1 W0 W1 … An－2 An－1 地 址 译 码 W2 － 2 W2 － 1 n n … 存 储 矩 阵N×M … 缓 冲 级 … F1 F2 Fn 地 址 输 入 图 1 N 字M 位ROM 结 构 1. ROM的结构 ROM主要由地址译码器、存储矩阵和输出缓冲器三部分组成 信息单元-字 文本单元 字线 Di也称为“位线” 每个字中信 息的位数称 为“字长” 对于图 9-1 的存储矩阵有2 n个字， 每个字的 字长为m，因此整个存储器的存储容量为 2 n×m位。 存储容量也习惯用K(1 K=1024)为 单位来表示
W0~W3四条字线分 别选择存储矩阵中 地址译码 的四个字,每个字 存放四位信息。制 作芯片时,若在某 个字中的某一位存 入"1”,则在该字 的字线W与位线D 之间接入二极管, 反之,就不接二极 R R R R 管。 态控制 输出缓冲级 A Ao D, D2 D, Do D 001 图2二极管ROM结构图 101010
地 址 译 码 A0 器 A1 三态控制 输出缓冲级 D3 D2 D1 D0 R R R R W0 W1 W2 W3 图 2 二极管ROM结构图 W0~W3四条字线分 别选择存储矩阵中 的四个字，每个字 存放四位信息。制 作芯片时，若在某 个字中的某一位存 入“1”，则在该字 的字线Wi与位线Di 之间接入二极管， 反之，就不接二极
912ROM在组合逻辑设计中的应用 若将输入地址A14视为输入变量,而将D3、D2、D1、D视为一组输出 逻辑变量,则D、D2、D1、D就是A41、A的一组逻辑函数。 从组合逻辑结构来看,ROM中的地址译码器飛成了输入变量的所有 最小项,即每条字线对应输入地址变量的一个最小重。储矩阵 V。+ 地 D2=W1+W2+W3 址 D,=w 译w2 码 Do=wo+wi+w3 器|W 地址 数据 R R R A1 Ao D D D D 00 态控制输出缓冲器 0 0 0 0
9.1.2 ROM 若将输入地址A1A0视为输入变量，而将D3、D2、D1、D0视为一组输出 逻辑变量，则D3、D2、D1、D0就是A1、A0的一组逻辑函数。 从组合逻辑结构来看，ROM中的地址译码器形成了输入变量的所有 最小项，即每一条字线对应输入地址变量的一个最小项。 0 0 1 3 1 1 2 2 1 2 3 3 0 2 D W W W D W W D W W W D W W = + + = + = + + = + 地 址 译 码 器 W0 W1 W2 W3 R R R R 输出缓冲器 D3 D2 D1 D0 D3 D2 D1 D0 三态控制 存储矩阵 A1 A0 ′ ′ ′ ′ 地 址 数 据 A1 A0 D3 D2 D1 D0 0 0 0 1 1 0 1 1 1 0 0 1 0 1 1 1 1 1 1 0 0 1 0 1
D3=A1 Ao+ A1A+AAl+A,A=mo +m,+m2+m3 D2= A1 Ao+AA=mo+ D,=A1A=m2 Do=A1A+AA=m,+m3 地址译码器 义 Ao D3 D, D, D R 态控 输出缓冲级 101 11110 图3二极管ROM结构图
地 址 译 码 A0 器 A1 三态控制 输出缓冲级 D3 D2 D1 D0 R R R R W0 W1 W2 W3 图 3 二极管ROM结构图 0 1 0 1 3 1 0 0 2 1 1 1 0 0 3 1 0 2 1 0 0 1 2 3 1 0 1 1 0 1 3 D A A A A m m D A A m D A A A A m m D A A A A A A A A m m m m = + = + = = = + = + = + + + = + + +
与阵列 “或阵列 FFFF 图4ROM的与或阵列图(b) (a)框图;(b)符号矩阵
“ 与 ”阵 列 A0 A1 “ 或 ”阵 列 F0 F1 F2 F3 m0 m1 m2 m3 m0 m1 m2 m3 F0 F1 F2 F3 A0 A1 A0 A1 A0 A1 (a) 图 (b) 4 ROM的与或阵列图 (a) 框图； (b) 符号矩阵
用ROM实现逻辑函数一般按以下步骤进行 (1)根据逻辑函数的输入、输出变量数,确定 OM容量,选择合适的ROM (2)写出逻辑函数的最小项表达式,画出ROM 阵列图 (3)根据阵列图对ROM进行编程
用ROM (1) 根据逻辑函数的输入、输出变量数， ROM容量，选择合适的ROM。 (2) 写出逻辑函数的最小项表达式，画出ROM 阵列图。 (3) 根据阵列图对ROM进行编程
例1用ROM实现四位二进制码到格雷码的转换。 解()输入是四位二进制码B3B。,输出是四位格雷码,故选用容量为 24×4的ROM。 ()列出四位二进制码转换为格雷码的真值表。由表可写出下列最小项 表达式 二进制码 格雷码 字 B,.B2 B1 BoG3 ∑(8910131415 0 0 W G0000 001 W 011001 G0110 G2=∑(456789101) W ∑(23450111) W G=∑(1256910134) W 0 W 11111 10 W 0110 110000111 W 12 10000 1100110011 100 W 1 0
例 1 用ROM实现四位二进制码到格雷码的转换。 解 (1) 输入是四位二进制码B3~B0，输出是四位格雷码，故选用容量为 2 4×4的ROM。 (2) 列出四位二进制码转换为格雷码的真值表。由表可写出下列最小项 表达式： =(8,9,10,11,12,13,14,15) G3 =(4,5,6,7,8,9,10,11) G2 =(2,3,4,5,10,11,12,13) G1 =(1,2,5,6,9,10,13,14) G0
ww ww n W|W,W‖W W. N WN B3 Btnl 地址译码器 B3 D B B2-4224D2 BI-A, ROMD B0-4 或 阵 存储矩阵 GGG 图5四位二进制码转换为四位格雷码阵列图
图 5 四位二进制码转换为四位格雷码阵列图 1 B3 1 B2 1 B1 1 B0 W0 W1 W2 W3 W4 W5 W6 W7 W8 W9 W1 0 W1 1 W1 2 W1 3 W1 4 W1 5 G2 G1 G0 G 存 3 储 矩 阵 或 阵 列 （ （ A3 A2 A1 A0 2×4 ROM 4 D3 D2 D1 D0 B3 B2 B1 B0 G3 G2 G1 G0 (a) (b) 地 址 译 码 器 与 阵 列 （ （
