§3.1 概述 §3.2 组合逻辑电路分析基础 §3.3 组合逻辑电路设计基础

3.1逻辑代数 3.2逻辑函数的卡诺图化简法 3.3组合逻辑电路的分析方法 3.4组合逻辑电路的设计方法 3.5组合逻辑电路中的竞争冒险

3.1 由基本逻辑门构成的组合电路的分析和设计 3.1.1 组合电路的一般分析方法 3.1.2 组合电路的一般设计方法 3.2 MSI构成的组合逻辑电路 3.2.1 自顶向下的模块化设计方法 3.2.2 编码器 3.2.3 译码器 3.2.4 数据选择器 3.2.5 数据分配器 3.2.6 算术运算电路 3.2.7 数值比较器 3.3 组合电路设计举例: 算术逻辑单元(ALU) 3.4 组合逻辑电路中的冒险 3.4.1 产生冒险的原因 3.4.2 消去冒险的方法

8.1 概述 8.2 PLA可编程逻辑阵列 8.3 PAL可编程阵列逻辑 8.4 GAL通用阵列逻辑 8.5 可擦除的可编程逻辑器件EPLD 8.6 FPGA现场可编程门阵列 8.7 PLD的编程 8.8 在系统可编程逻辑器件ISP-PLD(Lattice公司为例)

第五章同步时序逻辑电路 本章知识要点: 一、时序逻辑电路的基本概念; 二、同步时序逻辑电路的分析和设计方法; 三、典型同步时序逻辑电路的分析和设计

在数字电路中，我们要研究的是电路的输 入输出之间的逻辑关系，所以数字电路又称逻 辑电路，相应的研究工具是逻辑代数（布尔代 数）。 在逻辑代数中，逻辑函数的变量只能取两 个值（二值变量），即0和1，中间值没有意义， 这里的0和1只表示两个对立的逻辑状态，如电 位的低高（0表示低电位，1表示高电位）、开 关的开合等

第六章时序逻辑电路 6.1时序逻辑电路的基本概念 一、时序逻辑电路的结构及特点 时序逻辑电路———任何一个时刻的输出状态不仅取决于当时的输入信号,还与电路的原状态有关。 时序电路的特点: (1)含有具有记忆元件(最常用的是触发器) (2)具有反馈通道

为了降低硬件开销，越来越多的加法器电路采用传输管逻辑来减少晶体管数量，同时导致阈值损失、性能降低等问题。本文通过对摆幅恢复逻辑与全加器电路的研究，提出一种基于摆幅恢复传输管逻辑（Swing restored pass transistor logic, SRPL）的全加器设计方案。该方案首先分析电路的阈值损失机理，结合晶体管传输高、低电平的特性，提出一种摆幅恢复传输管逻辑的设计方法；然后，采用对称结构设计无延时偏差输出的异或/同或电路，利用MOS管补偿阈值损失的方式，实现异或/同或电路的全摆幅输出；最后，将异或/同或电路融合于全加器结构，结合4T XOR求和电路与改进的传输门进位电路实现摆幅恢复的高性能全加器。在TSMC 65 nm工艺下，本文采用HSPICE仿真验证所设计的逻辑功能，与文献相比延时降低10.8%，功耗延时积（Power-delay product, PDP）减少13.5%以上

第七章存储器和可编程逻辑器件 1.随机存取存储器(RAM)RAM的特点和主要参数。 2.只读存储器(ROM)二极管或门,ROM的类型、特点及ROM的阵 列示意图,用ROM实现组合逻辑函数。 3.可编程逻辑器件(PLD)可编逻辑阵列(PLA),可编阵列逻辑(PAL)

逻辑函数及其表示方法 定义：用有限个与或非逻辑运算符号按某种逻辑关系将逻 辑变量A，B，C，…连接起来，所得到的表达式Y＝F（A， B，C,...）称为逻辑函数