《Verilog语言》大纲一、课程名称：Verilog语言二、课程性质：选修、理论+实践课三、学时与学分：32学时，2学分四、课程先导课：电路理论、模拟电子技术、数字电路与逻辑设计、高级语言程序设计等。五、课程介绍“Verilog语言”是一门理论性、工程性、技术性和实践性都很强的专业选修课程，为将来所有计算机学科系列硬件课程的实验打下基础。课程主要讲授VerilogHDL硬件描述语言的语法知识和程序结构，学习使用Verilog语言描述、设计简单的数字电路，了解应用EDA工具进行Verilog程序设计的基本流程和方法；通过课程实验，掌握简单数字电路的设计、综合、仿真及测试方法，提升其基于FPGA开发板进行工程实践的能力；从而培养学生硬件设计的基础能力，使其掌握基本的硬件设计方法学和测试方法。课程的难点是如何帮助计算机专业的学生改变其串行“编程”的思维定势，使其具备一定的硬件设计素养。六、课程目标《Verilog语言》的具体目标包括：目标1：了解EDA工具进行数字电路的设计、综合、仿真及测试的原理和方法，并理解EDA仿真的局限性。为毕业要求5提供支持。目标2：根据所学知识，能设计开发简单的数字系统（例如可运行超过20条指令的单周期CPU），这需要通过不断学习掌握新技术和新方法才能做，从而锻炼自主学习的能力。为毕业要求12提供支持。七、课程目标对毕业要求的支撑关系支撑的毕业要求二级指标点课程目标5.1了解专业常用的现代仪器、信息技术工具、工程工具和模拟软件的使目标1用原理和方法，并理解其局限性12.2具备自主学习能力，能通过多种途径拓展自己的知识和能力，包括目标2理解能力，归纳总结的能力和提出问题的能力等八，教学设计及对课程目标的支持第一章Verilog语言简介及语言基础本章主要知识点包括Verilog语言概述EDA工具简介，Verilog语言要素，表达式及门级建模
《Verilog 语言》大纲 一、课程名称：Verilog 语言 二、课程性质：选修、理论+实践课 三、学时与学分：32 学时，2 学分 四、课程先导课：电路理论、模拟电子技术、数字电路与逻辑设计、高级语言程 序设计等。 五、课程介绍 “Verilog 语言”是一门理论性、工程性、技术性和实践性都很强的专业选 修课程，为将来所有计算机学科系列硬件课程的实验打下基础。课程主要讲授 VerilogHDL 硬件描述语言的语法知识和程序结构，学习使用 Verilog 语言描述、 设计简单的数字电路，了解应用 EDA 工具进行 Verilog 程序设计的基本流程和方 法；通过课程实验，掌握简单数字电路的设计、综合、仿真及测试方法，提升其 基于 FPGA 开发板进行工程实践的能力；从而培养学生硬件设计的基础能力，使 其掌握基本的硬件设计方法学和测试方法。课程的难点是如何帮助计算机专业的 学生改变其串行“编程”的思维定势，使其具备一定的硬件设计素养。 六、课程目标 《Verilog 语言》的具体目标包括： 目标 1:了解 EDA 工具进行数字电路的设计、综合、仿真及测试的原理和方 法，并理解 EDA 仿真的局限性。为毕业要求 5 提供支持。 目标 2：根据所学知识，能设计开发简单的数字系统（例如可运行超过 20 条指令的单周期 CPU），这需要通过不断学习掌握新技术和新方法才能做，从 而锻炼自主学习的能力。为毕业要求 12 提供支持。 七、课程目标对毕业要求的支撑关系 支撑的毕业要求二级指标点 课程目标 5.1 了解专业常用的现代仪器、信息技术工具、工程工具和模拟软件的使 用原理和方法，并理解其局限性 目标 1 12.2 具备自主学习能力，能通过多种途径拓展自己的知识和能力，包括 理解能力，归纳总结的能力和提出问题的能力等 目标 2 八、教学设计及对课程目标的支持 第一章 Verilog 语言简介及语言基础本章主要知识点包括 Verilog 语言概述， EDA 工具简介，Verilog 语言要素， 表达式及门级建模
1.教学目标1）了解Verilog语言的特点及其应用对象2）了解EDA工具并掌握其简单的使用方法3）掌握Verilog语言的基本语法和程序结构本章教学支持课程目标1。2.教学重点1）Verilog语言基本语法和程序结构2）EDA设计流程3.教学难点1）理解Verilog语言是描述硬件，而不是程序设计；2）EDA工具的使用4.教学环节设计对应设计了第1个实验环节，第二章Verilog语言及简单数字电路设计本章主要知识点包括数据流建模、行为级建模、结构建模，Verilog程序结构，简单组合电路设计及仿真、测试，简单时序电路设计及仿真、测试。1.教学目标1）能够运用Verilog语言描述、设计简单的数字电路；2）能够在EDA工具上对Verilog语言实现的简单数字电路进行编辑、编译、仿真和实际验证。本章教学支持课程目标1。2.教学重点1）使用Verilog语言进行数字电路设计及验证的通用方法；2）实际数字电路的仿真、验证与测试方法3.教学难点1）数字电路的仿真与测试：2）FPGA开发板的使用4.教学环节设计对应设计了第2个和第3个实验环节。第三章Verilog电路设计综合本章主要知识点包括数据通路设计及仿真、测试，有限状态机（FSM）设计仿真、测试，同步时序电路综合设计及仿真、测试。1.教学目标完成一个具有一定复杂度的同步时序电路设计。本章教学支持课程目标1和目标2。2.教学重点掌握同步时序电路的设计、仿真和验证测试方法
1.教学目标 1) 了解 Verilog 语言的特点及其应用对象 2) 了解 EDA 工具并掌握其简单的使用方法 3) 掌握 Verilog 语言的基本语法和程序结构本章教学支持课程目标 1。 2.教学重点 1) Verilog 语言基本语法和程序结构 2) EDA 设计流程 3.教学难点 1) 理解 Verilog 语言是描述硬件，而不是程序设计； 2) EDA 工具的使用 4.教学环节设计 对应设计了第 1 个实验环节。 第二章 Verilog 语言及简单数字电路设计 本章主要知识点包括数据流建模、行为级建模、结构建模，Verilog 程序结 构，简单组合电路设计及仿真、测试，简单时序电路设计及仿真、测试。 1.教学目标 1) 能够运用 Verilog 语言描述、设计简单的数字电路； 2) 能够在 EDA 工具上对 Verilog 语言实现的简单数字电路进行编辑、 编译、仿真和实际验证。 本章教学支持课程目标 1。 2.教学重点 1) 使用 Verilog 语言进行数字电路设计及验证的通用方法； 2) 实际数字电路的仿真、验证与测试方法。 3.教学难点 1) 数字电路的仿真与测试； 2) FPGA 开发板的使用 4.教学环节设计 对应设计了第 2 个和第 3 个实验环节。 第三章 Verilog 电路设计综合本章主要知识点包括数据通路设计及仿真、 测试，有限状态机（FSM）设计 仿真、测试，同步时序电路综合设计及仿真、测试。 1.教学目标 完成一个具有一定复杂度的同步时序电路设计。 本章教学支持课程目标 1 和目标 2。 2.教学重点 掌握同步时序电路的设计、仿真和验证测试方法
3.教学难点有限状态机（FSM）的设计，以及与数据通路的配合。4.教学环节设计对应设计了第4个、第5和第6个实验环节。第四章Verilog语言单周期CPU设计及仿真本章主要知识点是运用Verilog语言进行单周期CPU的设计及仿真、测试。1.教学目标完成一个具有20条以上指令的单周期CPU的设计。本章教学支持课程目标课程目标2。2.教学重点掌握CPU的设计、仿真和验证测试方法。3.教学难点单周期CPU的数据通路及控制器（对于单周期CPU控制器就是一个复杂的译码器）。4.教学环节设计对应设计了第7个实验环节。九、实验内容序号教学内容教学方式课程目标教学目标教师演学习Vivado的安装、掌握Vivado使用的示、实验+目标1Vivado工具基本流程，体验Verilog语言。教师指导+检查教师演掌握Verilog语言基础知识：掌握Verilog简单的组合电语言行为描述、数据流描述和结构描述方示、实验+2目标 1路设计教师指导法；掌握用Verilog语言进行简单组合电+检查路设计、实现和仿真的方法。教师演简单的时序电掌握用Verilog语言进行简单时序电路设3示、实验+路设计计、实现和仿真的方法。教师指导+检查目标1
3.教学难点 有限状态机（FSM）的设计，以及与数据通路的配合。 4.教学环节设计 对应设计了第 4 个、第 5 和第 6 个实验环节。 第四章 Verilog 语言单周期 CPU 设计及仿真 本章主要知识点是运用 Verilog 语言进行单周期 CPU 的设计及仿真、测试。 1.教学目标 完成一个具有 20 条以上指令的单周期 CPU 的设计。 本章教学支持课程目标课程目标 2。 2.教学重点 掌握 CPU 的设计、仿真和验证测试方法。 3.教学难点 单周期 CPU 的数据通路及控制器（对于单周期 CPU 控制器就是一个复杂的译 码器）。 4.教学环节设计 对应设计了第 7 个实验环节。 九、实验内容 序号 教学内容 教学目标 教学方式 课程目标 1 Vivado 工具 学习 Vivado 的安装、掌握 Vivado 使用的 基本流程，体验 Verilog 语言。 教师演 示、实验+ 教师指导 +检查 目标 1 2 简单的组合电 路设计 掌握 Verilog 语言基础知识；掌握 Verilog 语言行为描述、数据流描述和结构描述方 法；掌握用 Verilog 语言进行简单组合电 路设计、实现和仿真的方法。 教师演 示、实验+ 教师指导 +检查 目标 1 3 简单的时序电 路设计 掌握用 Verilog 语言进行简单时序电路设 计、实现和仿真的方法。 教师演 示、实验+ 教师指导 +检查 目标 1
综合应用掌握的简单组合电路和时序电路教师演数据通路设计的设计方法，完成一个同步时序电路数据4示、实验+通路的设计。教师指导目标1目+检查标2教师演有限状态机掌握用Verilog语言进行有限状态机示、实验+5（FSM）设计教师指导（FSM）设计、实现和仿真的方法。+检查目标1目标 2 目标1目标2 实验+教师同步时序电路通过将数据通路和有限状态机（FSM）组合6指导+检设计起来构建一个同步时序电路。查实验+教师掌握运用Verilog语言构建一个CPU的单周期CPU设1指导+自目标2计方法动评测十、教与学本课程采用课堂讲授、上机实践以及线上、线下相结合的教学模式，要求全程使用上机实验室。教学过程中采用电子教案演示讲解、现场实际演示和共同讨论、以及线上、线下实验等方法。1.教学方法1）通过课堂讲授，让学生了解如何运用硬件描述语言（Verilog）进行数字电路设计的基本方法，其中包括：Verilog语言的基本结构、数据类型及运算操作符，Verilog语言构造体的描述方式、主要描述语句；运用Verilog进行组合
4 数据通路设计 综合应用掌握的简单组合电路和时序电路 的设计方法，完成一个同步时序电路数据 通路的设计。 教师演 示、实验+ 教师指导 +检查 目标 1 目 标 2 5 有限状态机 （FSM）设计 掌握用 Verilog 语言进行有限状态机 （FSM）设计、实现和仿真的方法。 教师演 示、实验+ 教师指导 +检查 目标 1 目 标 2 6 同步时序电路 设计 通过将数据通路和有限状态机（FSM）组合 起来构建一个同步时序电路。 实验+教师 指导+ 检 查 目标 1 目 标 2 7 单周期 CPU 设 计 掌握运用 Verilog 语言构建一个 CPU 的 方法 实验+教师 指导+ 自 动评测 目标 2 十、教与学 本课程采用课堂讲授、上机实践以及线上、线下相结合的教学模式，要求全 程使用上机实验室。教学过程中采用电子教案演示讲解、现场实际演示和共同讨 论、以及线上、线下实验等方法。 1.教学方法 1) 通过课堂讲授，让学生了解如何运用硬件描述语言（Verilog）进行数字 电路设计的基本方法，其中包括：Verilog 语言的基本结构、数据类型及运算操 作符，Verilog 语言构造体的描述方式、主要描述语句；运用 Verilog 进行组合
电路、时序电路设计的基本方法；EDA工具的基本使用方法，以及如何利用EDA工具对Verilog语言的仿真、逻辑综合与时序分析；2）通过合理的实验设计，着力培养学生利用EDA工具，在FPGA开发板上设计数字电路的工程实践能力；3）以提升完成度为导向的过程管理，执行严格的考勤管理，努力营造良好学习氛围，要求学生在规定地点、时间内集中进行实验；4）营造以学习者为中心的学习环境。每个自然班（约30名学生）配备一名指导教师，对实验过程中出现的技术问题及时与学生沟通与交流，引导学生主动分析与解决问题，指导及时、到位。2.学习方法1）学生要努力实践，通过具体的实践，加深对课堂所学内容的理解，真正达到掌握本课程所学内容的目的；2)掌握有关的基本原理和方法，注重理论指导下的工程实践3）实验中遇到问题要积极思考，训练发现问题、分析问题、解决问题的能力；同学之间也要主动交流与讨论，遇到难题也可及时与任课老师交流；4) 注意对实验结果进行工程化的分析和评价。十一、学时分配序号学时分配主要内容12Verilog语言简介及语言基础2课内2+课外Vivado工具实验434Verilog语言及简单数字电路设计4简单的组合电路设计实验课内4+课外45课内4+课外简单的时序电路设计实验46XVerilog电路设计综合7课内2+课外数据通路设计实验48课内2+课外有限状态机（FSM）设计实验49同步时序电路设计实验课内2+课外4
电路、时序电路设计的基本方法；EDA 工具的基本使用方法，以及如何利用 EDA 工具对 Verilog 语言的仿真、逻辑综合与时序分析； 2) 通过合理的实验设计，着力培养学生利用 EDA 工具，在 FPGA 开发板上设 计数字电路的工程实践能力； 3) 以提升完成度为导向的过程管理，执行严格的考勤管理，努力营造良好 学习氛围，要求学生在规定地点、时间内集中进行实验； 4) 营造以学习者为中心的学习环境。每个自然班（约 30 名学生）配备一名 指导教师，对实验过程中出现的技术问题及时与学生沟通与交流，引导学生主动 分析与解决问题，指导及时、到位。 2.学习方法 1) 学生要努力实践，通过具体的实践，加深对课堂所学内容的理解， 真正达到掌握本课程所学内容的目的； 2) 掌握有关的基本原理和方法，注重理论指导下的工程实践； 3) 实验中遇到问题要积极思考，训练发现问题、分析问题、解决问题 的能力；同学之间也要主动交流与讨论,遇到难题也可及时与任课老师交流； 4) 注意对实验结果进行工程化的分析和评价。 十一、学时分配 序号 主要内容 学时分配 1 Verilog 语言简介及语言基础 2 2 Vivado 工具实验 课内 2+课 外 4 3 Verilog 语言及简单数字电路设计 4 4 简单的组合电路设计实验 课内 4+课 外 4 5 简单的时序电路设计实验 课内 4+课 外 4 6 Verilog 电路设计综合 4 7 数据通路设计实验 课内 2+课 外 4 8 有限状态机（FSM）设计实验 课内 2+课 外 4 9 同步时序电路设计实验 课内 2+课 外 4
10单周期CPU设计实验课内6+课外12（全部为线上进行）32总计十二、课程考核与成绩评定1课程成绩构成课程最终成绩由考勤和平时实验成绩（线下）、线上实验成绩综合而成，各部分成绩的比例如下：1）考勤与平时实验成绩：40%。考勤主要检查学生遵守学习相关规定按时参加课堂学习的情况；平时实验成绩主要考查线下实验完成的速度、完成率和质量。2）线上实验成绩：60%。要考查线上实验完成的速度、完成率和质量。课程考核成绩评定如表1所示。表1Verilog语言课程考核与成绩评定考核与评价方式及成绩比例课程目标毕业要求成绩占比(约)考勤与平时实验线上实验1课程目标1204060%2202040%课程目标22.考核与评价标准1）作业与平时实验成绩考核与评价标准表2Verilog语言考勤与平时实验考核与成绩评定课程评价标准目标优秀良好及格不及格目标按时参加课堂学按时参加课堂学按时参加课堂学未按时参加课1目习，在规定的时间习，能完成实验任习，能完成全部堂学习，实验标2内完成全部线下实实验任务，及部务，结果存在少量任务完成情况目标验任务，以及扩展分完成扩展部分问题，验收时能回差，结果存在3部分的实验，验收的实验，验收时答大部分问题。较多问题，验时回答问题准确、回答问题较清收时回答问题晰。清晰。不清楚。2）线上实验成绩考核及评价标准表3Verilog语言线上实验考核与成绩评定课程评价标准目标优秀良好及格不及格
10 单周期 CPU 设计实验 课内 6+课外 12（全部为 线上进行） 总计 32 十二、课程考核与成绩评定 1.课程成绩构成 课程最终成绩由考勤和平时实验成绩（线下）、线上实验成绩综合而成，各 部分成绩的比例如下： 1） 考勤与平时实验成绩：40%。考勤主要检查学生遵守学习相关规定, 按时参加课堂学习的情况；平时实验成绩主要考查线下实验完成的速度、完 成率和质量。 2） 线上实验成绩：60%。要考查线上实验完成的速度、完成率和质量。 课程考核成绩评定如表 1 所示。 表 1 Verilog 语言课程考核与成绩评定 课程目标 毕业要求 考核与评价方式及成绩比例 成绩占比(约) 考勤与平时实验 线上实验 1 课程目标 1 20 40 60% 2 课程目标 2 20 20 40% 2.考核与评价标准 1）作业与平时实验成绩考核与 评价标准 表 2 Verilog 语言考勤与平时实验考核与成绩评定 课程 目标 评价标准 优秀 良好 及格 不及格 目标 1 目 标 2 目标 3 按时参加课堂学 习，在规定的时间 内完成全部线下实 验任务，以及扩展 部分的实验，验收 时回答问题准确、 清晰。 按时参加课堂学 习，能完成全部 实验任务，及部 分完成扩展部分 的实验，验收时 回答问题较清 晰。 按时参加课堂学 习，能完成实验任 务，结果存在少量 问题，验收时能回 答大部分问题。 未按时参加课 堂学习，实验 任务完成情况 差，结果存在 较多问题，验 收时回答问题 不清楚。 2）线上实验成绩考核及评价标准 表 3 Verilog 语言线上实验考核与成绩评定 课程 目标 评价标准 优秀 良好 及格 不及格
目标1在规定的时间内进行在规定的时间内进在规定的时间内进未在规定的时行了线上实验，实行了线上实验，且间内进行线上目标2了线上实验，实验任目标3务完成速度快、完成验任务完成速度较达到了一定的实验实验，或者在率高以及完成质量快、完成率较高。完成率。规定的时间内好。进行了线上实验，但是完成率没有达到要求。Verilog语言课程组2015年6月制定2019年12月修订2021年10月修订
目标 1 目标 2 目标 3 在规定的时间内进行 了线上实验，实验任 务完成速度快、完成 率高以及完成质量 好。 在规定的时间内进 行了线上实验，实 验任务完成速度较 快、完成率较高。 在规定的时间内进 行了线上实验，且 达到了一定的实验 完成率。 未在规定的时 间内进行线上 实验，或者在 规定的时间内 进行了线上实 验，但是完成 率没有达到要 求。 Verilog 语言课程组 2015 年 6 月制定 2019 年 12 月修订 2021 年 10 月修订