课时章节或第五章时序逻辑电路课题名称时序电路的基本分析与设计方法；计数器、寄存器、锁存器、顺序脉冲信号发教学内容生器的电路结构及其应用。①掌握时序逻辑电路的特点：②熟练掌握时序逻辑电路的分析与设计方法：③掌握同步和异步的二一十进制计数器的构成方法和工作原理：教学目标④熟练掌握中规模集成芯片，运用“反馈归零法”、“反馈置数法”、“反馈置最小数法”和“级联法”等四种方法构成“N进制计数器”。时序逻辑电路的分析与设计方法；运用“反馈归零法”、“反馈置数法”、“反馈教学要点置最小数法”和“级联法”等四种方法构成“N进制计数器”。及难点复习要点本章与是学习时序逻辑电路的关键一章，第四章的基础，本章是深化。或题目教学方法与学习本章时，注意结合组合逻辑电路的方法去学习，与组合逻辑电路进行对教学手段比，找出异同点。由时序逻辑电路的分析例题反推出时序逻辑电路的设计方说明法，并进行总结。5.1时序逻辑电路的分析和设计方法：2学时5.2同步计数器：2学时教学时间5.3异步计数器：2学时安排5.4寄存器：2学时习题及讨论：2学时作业布置（预习、思考题、练P182~P183:5.3,5.4,5.6,5.7,5.11习、参考资料等）
课时章节或 课题名称 第五章 时序逻辑电路 教学内容 时序电路的基本分析与设计方法；计数器、寄存器、锁存器、顺序脉冲信号发 生器的电路结构及其应用。 教学目标 ①掌握时序逻辑电路的特点； ②熟练掌握时序逻辑电路的分析与设计方法； ③掌握同步和异步的二—十进制计数器的构成方法和工作原理； ④熟练掌握中规模集成芯片，运用“反馈归零法”、“反馈置数法”、“反馈置最 小数法”和“级联法”等四种方法构成“N 进制计数器”。 教学要点 及难点 时序逻辑电路的分析与设计方法；运用“反馈归零法”、“反馈置数法”、“反馈 置最小数法”和“级联法”等四种方法构成“N 进制计数器”。 复习要点 或题目 本章与是学习时序逻辑电路的关键一章，第四章的基础，本章是深化。 教学方法与 教学手段 说明 学习本章时，注意结合组合逻辑电路的方法去学习，与组合逻辑电路进行对 比，找出异同点。由时序逻辑电路的分析例题反推出时序逻辑电路的设计方 法，并进行总结。 教学时间 安排 5.1 时序逻辑电路的分析和设计方法：2 学时 5.2 同步计数器：2 学时 5.3 异步计数器：2 学时 5.4 寄存器：2 学时 习题及讨论：2 学时 作业布置 （预习、思 考题、练 习、参考资 料等） P182~P183：5.3,5.4,5.6,5.7,5.11
第5章时序逻辑电路5.1时序逻辑电路的分析和设计方法一、时序逻辑电路的结构及特点时序逻辑电路一一任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。时序电路的特点：（1）含有具有记忆元件（最常用的是触发器）。（2）具有反馈通道。Z1输入 XI:输出信号X组合电路信号DQ1触发器触发器触发器输入信号电路输出信号DmemCP二、时序逻辑电路的一般分析方法1、分析时序逻辑电路的一般步骤1.由逻辑图写出下列各逻辑方程式：（1）各触发器的时钟方程。（2）时序电路的输出方程。（3）各触发器的驱动方程。2.将驱动方程代入相应触发器的特性方程，求得时序逻辑电路的状态方程。3.根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。4根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。三、时序逻辑电路的设计方法1、时序逻辑电路的设计步骤所谓时序逻辑电路的设计，是根据要求实现的逻辑功能，求出满足此功能的最简单的时序逻辑电路的过程。一般步骤如下：（1）分析设计要求，建立原始状态图或原始状态转换表首先分析给定的逻辑问题，明确输入、输出变量，并且定义其对应的意义：再设定电路的状态数，将电路的状态按顺序编号，然后按照题意画出原始状态图或原始状态转换表。（2）进行状态化简，求出最简状态图在原始状态图中，凡是输入相同输出也相同，要转换的次态也相同的状态，皆称为等价状态。状态化简就是将多个等价状态合并，丢掉多余状态，从而得到最简状态。（3）状态分配状态分配又叫做状态编码或状态赋值。若最简状态图中状态数为N，则触发器的数目n应满足关系2" ≥N>2 "-1一般情况下，可以从各种不同分配方案中，选择最佳状态编码方案，可以使设计电路最简单。（4）选定触发器的类型，求出时钟方程、输出方程、状态方程和驱动方程
第 5 章 时序逻辑电路 5.1 时序逻辑电路的分析和设计方法 一、时序逻辑电路的结构及特点 时序逻辑电路——任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有 关。 时序电路的特点：（1）含有具有记忆元件（最常用的是触发器）。 （2）具有反馈通道。 二、时序逻辑电路的一般分析方法 1、分析时序逻辑电路的一般步骤 1．由逻辑图写出下列各逻辑方程式： （1）各触发器的时钟方程。 （2）时序电路的输出方程。 （3）各触发器的驱动方程。 2．将驱动方程代入相应触发器的特性方程，求得时序逻辑电路的状态方程。 3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。 4．根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。 三、时序逻辑电路的设计方法 1、时序逻辑电路的设计步骤 所谓时序逻辑电路的设计，是根据要求实现的逻辑功能，求出满足此功能的最简单的时序逻辑电 路的过程。一般步骤如下： （1）分析设计要求，建立原始状态图或原始状态转换表 首先分析给定的逻辑问题，明确输入、输出变量，并且定义其对应的意义；再设定电路的状态 数，将电路的状态按顺序编号，然后按照题意画出原始状态图或原始状态转换表。 （2）进行状态化简，求出最简状态图 在原始状态图中，凡是输入相同输出也相同,要转换的次态也相同的状态，皆称为等价状态。状态 化简就是将多个等价状态合并，丢掉多余状态，从而得到最简状态。 （3）状态分配 状态分配又叫做状态编码或状态赋值。若最简状态图中状态数为 N，则触发器的数目 n 应满足关 系 2 n ≥N>2 n−1 一般情况下，可以从各种不同分配方案中，选择最佳状态编码方案，可以使设计电路最简单。 （4）选定触发器的类型，求出时钟方程、输出方程、状态方程和驱动方程
可供选择的触发器有JK触发器、D触发器。根据简化状态图及状态编码，可作出电路次态和输出的卡诺图，并从卡诺图中分别求出电路状态方程和输出方程：再根据触发器类型，将状态方程转换为触发器特性方程的形式，便求得电路的驱动方程。（5）画逻辑电路图根据求出的时钟方程、驱动方程、输出方程及选定触发器的类型，便可画出所要设计的逻辑电路图。（6）检查设计的电路能否自启动。把无效状态代入电路检查，在时钟脉冲作用下能够进入有效循环，则说明该电路有自启动能力。如果无效状态形成了循环，则说明所设计的电路不能自启动，则应采取两种措施解决。一种是修改逻辑设计电路，另一种是通过预置数的方法，将电路的初始状态值置成有效状态之一。2.时序逻辑电路设计举例例试设计一个同步六进制加法计数器解：（1）依题意，可画出如图所示状态图儿UULQ3Q2Q1/C同步六进制加法计数器状态图从图中看出：状态图不包括二个无效状态110和111，可作任意项处理。（2）选择触发器，求时钟方程、输出方程和状态方程2"≥N>2"-1又JK触发器功能齐全，使用灵活①选择触发器：：N=6n=3即选用3个下降沿触发的边沿JK触发器②求时钟方程：采用同步方案CP。=CP，=CP，=CP③求输出信号Y的最简表达式［见图5.10（a）]④求状态方程［见图5.10（b、c、d、e）]
可供选择的触发器有 JK 触发器、D 触发器。根据简化状态图及状态编码，可作出电路次态和输 出的卡诺图，并从卡诺图中分别求出电路状态方程和输出方程；再根据触发器类型，将状态方程转换 为触发器特性方程的形式，便求得电路的驱动方程。 （5）画逻辑电路图 根据求出的时钟方程、驱动方程、输出方程及选定触发器的类型，便可画出所要设计的逻辑电路 图。 （6）检查设计的电路能否自启动。 把无效状态代入电路检查，在时钟脉冲作用下能够进入有效循环，则说明该电路有自启动能力。 如果无效状态形成了循环，则说明所设计的电路不能自启动，则应采取两种措施解决。一种是修改逻 辑设计电路，另一种是通过预置数的方法，将电路的初始状态值置成有效状态之一。 2. 时序逻辑电路设计举例 例 试设计一个同步六进制加法计数器 解：（1）依题意，可画出如图所示状态图 Q3Q2Q1/C 从图中看出：状态图不包括二个无效状态 110 和 111，可作任意项处理。 （2）选择触发器，求时钟方程、输出方程和状态方程 ①选择触发器：∵N＝6 2 n ≥N>2 n−1 又 JK 触发器功能齐全，使用灵活 ∴n=3 即选用 3 个下降沿触发的边沿 JK 触发器 ②求时钟方程：采用同步方案 CP 0 =CP 1 =CP 2 =CP ③求输出信号 Y 的最简表达式［见图 5.10（a）］ ④求状态方程［见图 5.10（b、c、d、e）］ 同步六进制加法计数器状态图
Q+Qn+1Q+1Q'Q:Q'Q:01101100Q201111000Q200010101000110000000101XXXXXXXY-Q"Q"(b）QlQ*Qn+（a）Y的卡诺图Q：Q'Q:DQ'Q,0001111011100001Q203nO00000010+C0（d）Q的卡诺图（c）Ql的卡诺图QrQ:01110010Q200010+1X（e）Q的卡诺图图5.10YQ2n+Q+l,Q+的卡诺图由图5.10所示各卡诺图得到Y=Q"O”α" - 9"C" + Q"0"22g"+ - 2"g"α" +9"α"22+O在本例中把每一个触发器次态为1时所对应的现态的最小项加起来，使获得该位上次态的标准“与或”表示：把输出为1时所对应的现态加起来，使得到输出信号Y的标准“与或”表示式。（3）求驱动方程对照JK触发器的特性方程形式：Q"+l = J" +KQ"变换得到：Q"1=9"O"+Q"0"=Q"Q"(Q"+Q")+Q"0=Q"9"Q"+"9"Q"+Q"Q”(约束项Q"9"O”应去掉)=g"o"Q"+Q".Q
由图 5.10 所示各卡诺图得到 在本例中把每一个触发器次态为 1 时所对应的现态的最小项加起来，使获得该位上次态的标准 “与或”表示；把输出为 1 时所对应的现态加起来，使得到输出信号 Y 的标准“与或”表示式。 （3）求驱动方程 对照 JK 触发器的特性方程形式： 变换得到： = = (约束项 应去掉) n n Y = Q2 Q0 n n n Q = JQ + KQ +1 n n n n n n n n n n n Q Q1 Q0 Q2 Q0 Q0 Q1 Q2 Q2 Q2 Q0 1 2 = + = ( + ) + + n n n n n n n n Q0 Q1 Q2 + Q0 Q1 Q2 + Q0 Q2 n n n n n Q1 Q0 Q2 Q0 Q2 + n n n Q2 Q1 Q0
g"+l=(Q"O")Q"+Q""00"+ -Q0"-10" +i00"比较式Ql=JQ"+KQ"禾和式"+l=Q"=1Q"+io”得驱动方程：[J2=Q"·"K2 =Q"J, =O"-02"Ki = Qo"J.= Kg=1(4)画逻辑电路图20gQ2FFoFF,FF2Q&11JC>C1>C11K1K1K02CP例题逻辑电路图（5）检查电路能否自启动将无效状态111、110代入式（5.12）进行计算得：/1/0110111100111、110均可进入有效状态，可见，所设计的时序逻辑电路能够自启动
比较式 和式 得驱动方程： (4)画逻辑电路图 （5）检查电路能否自启动 将无效状态 111、110 代入式（5.12）进行计算得： 111、110 均可进入有效状态，可见，所设计的时序逻辑电路能够自启动。 n n n n n n Q Q2 Q0 Q1 Q0 Q1 1 1 = ( ) + + n n n n Q Q0 Q0 Q0 1 0 = =1 +1 + n n n Q = JQ + KQ +1 n n n n Q Q0 Q0 Q0 1 0 = =1 +1 + 例题逻辑电路图 110 111 100 /0 /1
5.2同步计数器、同步二进制计数器同步二进制计数器通常由JK触发器、D触发器和门电路组成，n位计数器就是由n个JK触发器实现，其连接规律见表。表5.6n位计数器连接规律时钟方程CPo=CPi=CP2=*=CPr-/=CP↓（CPt）（n个触发器）J=Ko=1加法计数J,=-K,=Q-".Q-2".-Qo"(1≤i≤ (n-1) )驱动方程Jo=Ko=1减法计数J=K=Q:.Q2, "-Q:(1≤i≤(n-1))各个触发器在输入CP脉冲的同一时刻触发，计数速度快，不会出现因触发器翻转时刻不一致而产生的干扰信号。二、同步非二进制计数器例分析图5.22所示同步非二进制计数器的逻辑功能。FFOFF1FF2Q&UQQU13CICICIQQIKIK&IKCp例题同步非二进制计数电路解：（1）时钟方程：CP。=CP,=CP2=CP（2）驱动方程：[J.=0]K。=1JJ, = Q"Ki = Q"K, =1J,=O"O"（3）将式（2）中的驱动方程代入各触发器的特性方程得状态方程
5.2 同步计数器 一、同步二进制计数器 同步二进制计数器通常由 JK 触发器、D 触发器和门电路组成，n 位计数器就是由 n 个 JK 触发器 实现，其连接规律见表。 各个触发器在输入 CP 脉冲的同一时刻触发，计数速度快，不会出现因触发器翻转时刻不一致而 产生的干扰信号。 二、同步非二进制计数器 例 分析图 5.22 所示同步非二进制计数器的逻辑功能。 解:（1）时钟方程：CP 0 =CP 1 =CP 2 =CP （2）驱动方程： （3）将式（2）中的驱动方程代入各触发器的特性方程得状态方程 例题 同步非二进制计数电路
O+=J.C"+K.o"=oro(4）由(3)Q"+l = J,or + Kie" = "o" + C"er = Cro" + Qr-On中的状态方程式得到对应的状态转换表On+ = J,n + K,on=Q"".Q"(表1）和状态转换图(图 1)表1CPQnQr+!Q+Q"Q"Q0010001002011003010114011001510000001100CP ↓1110:10CP +111000CP ↓10111001010110000100011图1（5）结论：从图5.23中可以看出，计数器输出020100共有000~111八种状态，随着被计数时钟脉冲的增加，输出Q2Q1Q0会进行五个有效循环状态，其余的101、110和111三个状态称为无效状态。此电路不论从哪一个状态开始工作，在CP脉冲作用下触发器的输出部分进入有效循环圈内，称此电路能自启动，故此电路称为具有自启动功能的同步五进制的加法计数器。三、集成同步计数器同步级联
（4）由（3） 中的 状态方程式得到 对应 的状态转换表 （表 1）和状态转换 图 （图 1） （5）结论： 从图 5.23 中可以看出，计数器输出 Q2Q1Q0 共有 000~111 八种状态，随着被计数时钟脉冲的增 加，输出 Q2Q1Q0 会进行五个有效循环状态，其余的 101、110 和 111 三个状态称为无效状态。此电 路不论从哪一个状态开始工作，在 CP 脉冲作用下触发器的输出部分进入有效循环圈内，称此电路能 自启动，故此电路称为具有自启动功能的同步五进制的加法计数器。 三、集成同步计数器 同步级联
例：用两片4位二进制加法计数器74161采用同步级联方式构成的8位二进制同步加法计数器，模为16X16=256。0,229,009,969504Q,Q2Q,Q0Q:Q2Q,Q0ETETRCORCO74161(2)74161(1)EPEP几计数脉冲CPCP<Rp Lp D3 D2 Di DoRp LD D3 D2 Di Do山清零脉冲5.3异步计数器、异步计数器分析异步计数器的重要特点是它的各位触发器并非同时翻转。例异步五进制加法计数器原理图如图5.32所示，试分析其工作原理解：（1）时钟方程：CP。= CP,=CPCP,=Q"（2）驱动方程：K,=1J.=0K, =13J,=1K,=1[J2=Q'C"（3）将驱动方程代入特性方程得到状态方程On+l = J.O" + K.O" =Q" Q"（CP下降沿到来后有效）O"*l = J,o" +K,o" =Q"（QOn下降沿到来后有效）（CP下降沿到来后有效）0n+=J,Q"+K,0"=Q"O"0"(4）进行状态计算，计算结果见表，所示状态转换表
例：用两片 4 位二进制加法计数器 74161 采用同步级联方式构成的 8 位二进制同步加法计数器，模为 16×16=256。 5.3 异步计数器 一、异步计数器分析 异步计数器的重要特点是它的各位触发器并非同时翻转。 例 异步五进制加法计数器原理图如图 5.32 所示，试分析其工作原理 解：（1）时钟方程： CP 0 = CP 2 =CP CP 1 =Q n 0 （2）驱动方程： （3）将驱动方程代入特性方程得到状态方程 （CP 下降沿到来后有效） （Q0n 下降沿到来后有效） （CP 下降沿到来后有效） (4) 进行状态计算，计算结果见表，所示状态转换表 3 Q Q2 ET CP D3 D2 D1 D0 RCO 1 Q Q0 74161(1) ∧ EP RD D L D 1 3 D D 3 D CP Q Q 0 ∧ 0 RCO 74161(2) L 2 1 ET Q D Q R D 2 EP 1 1 1 计数脉冲 清零脉冲 4 Q3 Q2 Q1 Q0 7 6 5 Q Q Q Q = + = = + = = + = + + + n n n n n n n n n n n n n n n Q J Q K Q Q Q Q Q J Q K Q Q Q J Q K Q Q Q 2 2 2 2 2 1 0 1 2 1 1 1 1 1 1 1 0 0 0 0 2 0 1 0 · = = = n n n J Q Q J J Q 2 1 0 1 0 2 1 1 1 1 2 1 0 = = = K K K
有效时钟Q,a+1Q, +1Q *1Q2"Q,"Q.00000CPoCP21008880101CPCP,58801011CP,011001CP。88100000CP。CP,101010CPCP:11010011CP。CP,CP,1000(5)画状态转换图111110000010001101100011例题的状态转换图二、异步二进制计数器的特点：（1）电路组成简单，连接线少，电路一般由T型触发器（J-K=1），组成级间连接方式，依触发器的触发沿而定，连接规律简单，这是异步计数器的优点。（2）由于计数脉冲不是同时加到所有触发器的CP端，各触发器的翻转时间依秩延迟，因而工作速度底。异步计数器在计数过程中存在过渡状态，容易出现因计数器先后翻转而产生干扰脉冲，造成计数错误，这是异步计数器的缺点。三、集成异步计数器集成异步计数芯片CC74HC90CC74HC90的引脚端排列图，逻辑功能示意图，结构框图，国际逻辑符号分别如图(a)(b)(c)所示
（5） 画状态转 换图 二、异步二进制计数器的特点： （1）电路组成简单，连接线少，电路一般由 T’型触发器（J=K=1），组成级间连接方式，依触发 器的触发沿而定，连接规律简单，这是异步计数器的优点。 （2）由于计数脉冲不是同时加到所有触发器的 CP 端，各触发器的翻转时间依秩延迟，因而工作速 度底。异步计数器在计数过程中存在过渡状态，容易出现因计数器先后翻转而产生干扰脉冲，造成计 数错误，这是异步计数器的缺点。 三、集成异步计数器 集成异步计数芯片 CC74HC90 CC74HC90 的引脚端排列图，逻辑功能示意图，结构框图，国际逻辑符号分别如图(a)(b)(c)所示
Q.QQ2Q:UccRoBRoACPCPoQQ国国园回同日CP.7490CP,7E901313[6724SS9ASyeReARoBNCQ2Q:SoAS9BNCGND（a）CC7090元牌得阳（b）逻辑功能示意图QoQ,QQRoACTRRenCT-OS9AZ3SonM.2M2-5CPoDIV2CP.Q.CP,3CT-1665DIVsCP,.-SA SRo RoB3CT=4（e）CC70L0的限购（d）CC700国际见督待号购图5.34集成异步计数芯片CC74HC905.4寄存器一、数码寄存器数码寄存器存储二进制数码的时序电路组件集成数码寄存器74LSI75：02002Q30.919。91FF,FF,FFOFFod30QQQQC1C1C1C1IDID1DIDQRRR7?C业DoCPD2D3RD Di74LS175的功能RD是异步清零控制端
5.4 寄存器 一、数码寄存器 数码寄存器——存储二进制数码的时序电路组件 集成数码寄存器 74LSl75 ： 74LS175 的功能: RD 是异步清零控制端。 1D ∧ R C1 F F Q 0 1D ∧ R C1 Q Q 1D ∧ R C1 Q R C1 1D ∧ Q0 Q0 1 F F Q1 Q1 2 F F Q2 Q2 3 F F Q3 Q3 1 0 CP D D3 1 2 D D1 R D