5锁存器和触发器5.1锁存器5.2触发器的电路结构和工作原理5.3触发器的逻辑功能
5 锁存器和触发器 5.1 锁存器 5.2 触发器的电路结构和工作原理 5.3 触发器的逻辑功能
教学基本要求1、掌握锁存器、触发器的电路结构和工作原理2、熟练掌握SR触发器、JK触发器、D触发器及T触发器的逻辑功能
教学基本要求 1、掌握锁存器、触发器的电路结构和工作原理 2、熟练掌握SR触发器、JK触发器、D触发器及T 触发器的逻辑功能
概述时序逻辑电路：工作特征：任意时刻的输出状态不仅与该当前的输入信号有关而且与此前电路的状态有关。结构特征：由组合逻辑电路和存储电路组成，电路中存在反馈
时序逻辑电路: 概述 结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。 工作特征：任意时刻的输出状态不仅与该当前的输入信号有关， 而且与此前电路的状态有关
锁存器和触发器是构成时序逻辑电路的基本逻辑单元。有两个能自行保持的状态共同点：存储一位二进制码可根据输入置0或置1不同点：E锁存器对脉冲电平敏感的存储电路E触发器对脉冲边沿敏感的存储电CP路CP
共同点：存储一位二进制码. 不同点： 锁存器-对脉冲电平敏感的存储 电路 触发器-对脉冲边沿敏感的存储电 路 E E CP CP 锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。 有两个能自行保持的状态 可根据输入置0或置1
5.2锁存器5.2.1SR锁存器1.基本SR锁存器GiR1态:Q=1,Q=0≥100态:Q=0,Q=1G2初态：RS信号作用前O端的≥l0S状态，用Q表示。SS9次态：R、S信号作用后Q端的状态，用Q+1表示。RRp-gE
5.2.1 SR 锁存器 5.2 锁存器 ≥1 Q Q R G1 G2 ≥1 S 1. 基本SR锁存器 初态：R、S信号作用前Q端的 状态，用Q n表示。 次态：R、S信号作用后Q端的 状态,用Q n+1表示。 1态: Q=1, Q = 0 0态: Q=0, Q = 1
1)工作原理状态不变R=0、S-0Gi0GiOR00>RP>10O≥1M00gSS100若初态Q"=1若初态Q"=0E
1) 工作原理 R=0、S=0 状态不变 0 0 若初态 Q n = 1 1 0 ≥1 1 Q Q R G1 G2 ≥1 S 若初态 Q n = 0 0 1 0 0 0 ≥1 Q Q R G1 G2 ≥1 S
置1R-0、S=1无论初态0为0或1，锁存器的次态为1态0Gi0G11011R≥1RQG2G2≥10SS00011若初态Q"=1若初态Q"=0A
无论初态Q n为0或1，锁存器的次态为1态。 S ≥1 Q Q ≥1 R G1 G2 0 1 若初态 Q n = 1 1 0 1 S ≥1 Q Q ≥1 R G1 G2 若初态 Q n = 0 0 1 0 0 1 0 R=0、S=1 置1
置0R=1、S-0无论初态0为0或1，锁存器的次态为0态1G11GI0001R≥1R≥1Q0G2≥1O0SS11100若初态Q"=1若初态Q"=0A2
无论初态Q n为0或1，锁存器的次态为0态。 S ≥1 Q Q ≥1 R G1 G2 1 0 若初态 Q n = 1 1 1 0 若初态 Q n = 0 S ≥1 Q Q ≥1 R G1 G2 1 0 0 1 0 1 R=1 、 S=0 置0
S-1 、R=1状态不确定无论初态Q"为0或1，触发器的次态Q"、Q"都为0。触发器的输出既不是0态，也不是1态G10R≥1当S、R同时回到0时，由于两个与非Q门的延迟时间无法确定，使得触发器G2最终稳定状态也不能确定M00约束条件：SR=01A
S ≥1 Q Q ≥1 R G1 G2 1 1 0 0 S=1 、 R=1 无论初态Q n为0或1，触发器的次态 、 都为0 。 n Q n Q 状态不确定 约束条件: SR = 0 当S、R 同时回到0时，由于两个与非 门的延迟时间无法确定，使得触发器 最终稳定状态也不能确定。 触发器的输出既不是0态，也不是1态
功能表锁存器状态QQSRS.S9保持00不变不变置10101RRb-g0101置01001不定S端：置1端或置位端（高电平有效）R端：置O端或复位端（高电平有效）A人
功能表 R S Q 1 1 0 0 1 0 0 1 0 1 1 0 0 0 不变 不变 Q 置0 S端：置1端或置位端（高电平有效） R端：置0端或复位端（高电平有效） 保持 置1 不定 锁存器状态