第五章微处理器的硬件特性 (4学时) ⑧知识概述 第一节8088引脚功能(2学时) 第二节总线控制逻辑(2学时) 退出
第五章 微处理器的硬件特性 (4学时) 第二节 总线控制逻辑 (2学时) 退 出 第一节 8088引脚功能(2学时) ☺ 知 识 概 述 ☺
第一节8088引脚功能 8088为40条引线、双列直插式封装。它们的40条引 线排列如图5.1所示。8088有最小组态(单微处理器组成 的小系统)和最大组态(多处理器系统)两种工作模式, 从图5.1所示,大部分引脚在两种组态下功能是一样的, 只有8根引脚的名称及功能不同(24脚~31脚)。由于在 PC机内,8088工作于最大组态,所以在引脚功能介绍时, 为了突出重点我们只介绍最大模式的引脚功能。 ②封装技术② 退出
第一节 8088引脚功能 8088为40条引线、双列直插式封装。它们的40条引 线排列如图5.1所示。8088有最小组态（单微处理器组成 的小系统）和最大组态（多处理器系统）两种工作模式， 从图5.1所示，大部分引脚在两种组态下功能是一样的， 只有8根引脚的名称及功能不同（24脚~31脚）。由于在 PC机内，8088工作于最大组态，所以在引脚功能介绍时， 为了突出重点我们只介绍最大模式的引脚功能。 ☺ 封装技术 ☺ 退 出
51.18088总线周期概念 1.指令周期:CPU执行一条指令的时间(包括取指令和执 行完该指令所需的全部时间)称为一个指令周期 2.总线周期:通过外部总线对存储器或O端口进行一次读/ 写操作的过程称为总线周期。因此,一个指令周期由若干 个总线周期组成。而一个总线周期由若干时钟周期T组成 3.时钟周期:也就是系统主时钟频率的倒数,它是CPU的基 本时间计量单位,例如,某CPU的主频为5MHz,则其 个时钟周期就是200ns,若主频为10MHz,则一个时钟周 期为100ns 退出
5.1.1 8088总线周期概念 1. 指令周期： CPU执行一条指令的时间（包括取指令和执 行完该指令所需的全部时间）称为一个指令周期。 2. 总线周期：通过外部总线对存储器或I/O端口进行一次读/ 写操作的过程称为总线周期。因此，一个指令周期由若干 个总线周期组成。而一个总线周期由若干时钟周期T组成。 3. 时钟周期：也就是系统主时钟频率的倒数，它是CPU的基 本时间计量单位，例如，某CPU的主频为5MHz，则其一 个时钟周期就是200ns，若主频为10MHz，则一个时钟周 期为100ns。 退 出
8086/8088cPU的一个基本总线周期由4个时钟周期(T1,T2 状态和T4状态。每一个时钟周期(时钟状态)内完成一些基本交 3,T4)组成,时钟周期也称为时钟状态,即T1状态、T2状态 例如: 在T1状态,CPU往数据/地址多路复用总线上发出访问存储器或 O端口的地址信息。 在T2状态,CPU从总线上撤销地址,若为读周期发出“RD控制 信号,使数据/地址多路复用总线的低8位处于高阻抗状态,以便CPU 高简总坐搜技姦转奢为商斯楼套利号,由 于输出数据和输出地址都是写总线过程,因而不需要缓冲时间,CPU 在T2~T4期间把数据放到总线上。 在T3状态,数据地址分时复用线的低8位上出现由CPU输出的数 据或为CPU从存储器或O端口读入的数据 在T4状态,8088完成数据传送,是控制信号变为无效,结束总 线周期。 退出
5.1.1 8086/8088CPU的一个基本总线周期由4个时钟周期（T1，T2， T3，T4）组成，时钟周期也称为时钟状态，即T1状态、T2状态、T3 状态和T4状态。每一个时钟周期（时钟状态）内完成一些基本操作。 例如： 在T1状态，CPU往数据/地址多路复用总线上发出访问存储器或 I/O端口的地址信息。 在T2状态，CPU从总线上撤销地址，若为读周期发出“RD”控制 信号，使数据/地址多路复用总线的低8位处于高阻抗状态，以便CPU 有足够的时间从输出地址方式转变为输入数据方式，接着在T3～T4 期间，CPU从总线上接收数据。若为写周期发出“WR”控制信号，由 于输出数据和输出地址都是写总线过程，因而不需要缓冲时间，CPU 在T2～T4期间把数据放到总线上。 在T3状态，数据/地址分时复用线的低8位上出现由CPU输出的数 据或为CPU从存储器或I/O端口读入的数据。 在T4状态，8088完成数据传送，是控制信号变为无效，结束总 线周期。 退 出
5128088的地址和数据线 AD7~AD0:8位地址/数据总线,分时复用、双向、 三态。 A15~A8:地址线,三态输出 A19/S6~A16/S3:地址/状态线,分时复用、输出 三态。在总线周期的T1状态作地址线用,A19~A16输出 高4位地址。在总线周期的T2~4状态作状态线用,S6 S3输出状态信息,其中:S6恒为0。S5指示中断允许标志 F的当前状态,S5=1,表示当前允许可屏蔽中断请求 S5=0,则禁止一切可屏蔽中断。S4和S3用以指示是哪 个段寄存器正在使用,其编码和使用的段寄存器如下:00 为ES,01为SS,10为CS,11为DS。 退出
5.1.2 8088的地址和数据线 AD7～AD0：8位地址/数据总线，分时复用、双向、 三态。 A15～A8：地址线，三态输出。 A19/S6～A16/S3：地址/状态线，分时复用、输出、 三态。在总线周期的T1状态作地址线用，A19～A16输出 高4位地址。在总线周期的T2T4状态作状态线用，S6～ S3输出状态信息，其中：S6恒为0。S5指示中断允许标志 IF的当前状态，S5 ＝ 1，表示当前允许可屏蔽中断请求， S5=0，则禁止一切可屏蔽中断。S4和S3用以指示是哪一 个段寄存器正在使用，其编码和使用的段寄存器如下：00 为ES，01为SS，10为CS，11为DS。 退 出
51.3微型计算机的基本工作方法 NMl:不可屏蔽中断申请信号,输入、上升沿有效 不可屏蔽中断申请不受中断允许标志F的影响,一旦从 NM|引脚收到 正跳变触发信号,CPU在当前指令执行 完成,便自动引起一个类型码为2的中断,并转入执行与 中断类型码相对应的不可屏蔽中断服务程序 NTR:可屏蔽中断申请信号,输入、高电平有效 受cPU内部中断允许标志位的控制。。CPU用ST指令可 使中断允许标志置1,用CL指令可使|清0,从而可实 现中断允许或屏蔽 RESET:复位信号,输入、高电平有效。 退出
5.1.3 微型计算机的基本工作方法 NMI：不可屏蔽中断申请信号，输入、上升沿有效。 不可屏蔽中断申请不受中断允许标志IF的影响，一旦从 NMI引脚收到一个正跳变触发信号，CPU在当前指令执行 完成，便自动引起一个类型码为2的中断，并转入执行与 中断类型码相对应的不可屏蔽中断服务程序。 INTR：可屏蔽中断申请信号，输入、高电平有效。 受CPU内部中断允许标志位的控制。。CPU用STI指令可 使中断允许标志IF置1，用CLI指令可使IF清0，从而可实 现中断允许或屏蔽。 RESET：复位信号，输入、高电平有效。 退 出
READY:准备就绪信号,输入、高电平有效。CPU 在每个总线周期的T3状态检测 Ready信号线,如果 Ready 为低电平,表示数据末准备好,则在T3状态结束后CPU 插入一个或几个TW等待状态,直到 Ready信号有效后, 才进入T4状态,完成数据传送过程。 TEST:测试信号,输入、低电平有效。TEST信号 是和等待指令WAT配合使用的信号 QS1、Qs0:指令队列状态信号,输出,高电平有效 这两个信号的组合用来指示CPU中指令队列的当前状态 QS1、QS0的代码组合与对应的操作定义如表51所示。 S2、S1、Sθ:总线周期状态信号,三态、输出。在 最大模式系统中,总线周期状态信号S2、S1、S0用来指 示当前总线周期所进行的操作类型。S2、S1、S0的编码 与总线操作类型的对应关系如表52所示。 退出 5.1.3
5.1.3 READY：准备就绪信号，输入、高电平有效。CPU 在每个总线周期的T3状态检测Ready信号线，如果Ready 为低电平，表示数据末准备好，则在T3状态结束后CPU 插入一个或几个TW等待状态，直到Ready信号有效后， 才进入T4状态，完成数据传送过程。 TEST：测试信号，输入、低电平有效。TEST信号 是和等待指令WAIT配合使用的信号。 QS1、QS0：指令队列状态信号，输出，高电平有效。 这两个信号的组合用来指示CPU中指令队列的当前状态。 QS1、QS0的代码组合与对应的操作定义如表5.1所示。 S2、S1、S0：总线周期状态信号，三态、输出。在 最大模式系统中，总线周期状态信号S2、S1、S0用来指 示当前总线周期所进行的操作类型。S2、S1、S0的编码 与总线操作类型的对应关系如表5.2所示。 退 出
LOCK:总线封锁信号,三态、输出、低电平有效。LOCK信号 可由指令前缀LOCK来设置 RQGT0、RQGT1:总线请求信号(输入)/总线请求允许 (输出),双向、低电平有效。在最大模式中,这两个信号用来供 CPU以外的两个协处理器发出总线请求(RQ)和接收CPU对其总线 请求信号的响应信号(GT0,GT1)。其中 RQ/GTO比RQGT1有更高 的优先级 RD:读信号,三态、输出、低电平有效。RD信号有效,表示 CPU正在对存储器或|/O端口进行读操作。 MNMX:最小/最大工作模式控制信号,输入。当MN/MX接 高电平时,则C門U工作在最小模式。当MN/MX接低电平时,则cPU 工作在最大模式。 ssO:系统状态输出信号,输出。在最小模式下,该信号与其它 两个信号一起反应8088总线操作类型。在最大模式下,该引脚输出恒 为高电平。 退出 5.1.3
5.1.3 LOCK：总线封锁信号，三态、输出、低电平有效。LOCK信号 可由指令前缀LOCK来设置。 RQ/GT0、RQ/GT1：总线请求信号（输入）／总线请求允许 （输出），双向、低电平有效。在最大模式中，这两个信号用来供 CPU以外的两个协处理器发出总线请求（RQ）和接收CPU对其总线 请求信号的响应信号（GT0，GT1）。其中RQ/GT0比RQ/GT1有更高 的优先级。 RD：读信号，三态、输出、低电平有效。RD信号有效，表示 CPU正在对存储器或I／O端口进行读操作。 MN/MX：最小／最大工作模式控制信号，输入。当MN／MX接 高电平时，则CPU工作在最小模式。当MN／MX接低电平时，则CPU 工作在最大模式。 SSO：系统状态输出信号，输出。在最小模式下，该信号与其它 两个信号一起反应8088总线操作类型。在最大模式下，该引脚输出恒 为高电平。 退 出
514电源和时钟 CLK:时钟信号,输入 Vcc、GND:8086/8088CPU需要的电源∨cc为 +5V,GND为地线 退出
5.1.4 电源和时钟 CLK：时钟信号，输入。 Vcc、GND：8086／8088 CPU需要的电源Vcc为 +5V，GND为地线。 退 出
第二节总线控制逻辑 521总线的缓冲与分离 、总线的分离 图52描述了8088微处理器的地址与数据线的分离。 在这种情况下,使用了两片74LS373锁存器来分离地址/ 数据总线AD7~AD0和地址状态线A19S6~A16/S3 二、总线的缓冲 如果任一总线引线上负载超过10个芯片,则整个 8088系统必须经过缓冲。图53描述了8088微处理器总 线的缓冲。 退出
第二节 总线控制逻辑 5.2.1 总线的缓冲与分离 退 出 一、总线的分离 图5.2描述了8088微处理器的地址与数据线的分离。 在这种情况下，使用了两片74LS373锁存器来分离地址/ 数据总线AD7～AD0和地址/状态线A19/S6～A16/S3。 二、总线的缓冲 如果任一总线引线上负载超过10个芯片，则整个 8088系统必须经过缓冲。图5.3描述了8088微处理器总 线的缓冲