北京大学：《集成电路原理与设计 Principle of Integrated Circuits》课程电子教案（数字集成电路原理与设计）chap5-3 第5章 数字集成电路基本模块 5.3 时序单元电路

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1 第5章 数字集成电路基本模块 5.3 时序单元电路 Generated by Foxit PDF Creator © Foxit Software http://www.foxitsoftware.com For evaluation only

Generated by Foxit PDF Creator Foxit Soft ttp//www.foxitsoftware.comForevaluation 时序单元电路 ■时序逻辑 双稳态电路 RS锁存器/触发器 D锁存器/触发器 动态时序单元

2 时序单元电路  时序逻辑  双稳态电路  RS锁存器/触发器  D锁存器/触发器  动态时序单元 Generated by Foxit PDF Creator © Foxit Software http://www.foxitsoftware.com For evaluation only

Generated by Foxit PDF Creator Foxit Soft ttp//www.foxitsoftware.comForevaluation 时序逻辑电路 ■肘序逻辑电路的输出不仅与当前的输入变量有关,还与糸 统原来的状态有关,必须有存储部件用来记忆电路前一时 刻的工作状态 组合逻辑 存储元件 输出方程 Y(n)=f(X(n),Z() 状态方程 Z(n+1)=f1(X(m)2Z(m)

3 时序逻辑电路  时序逻辑电路的输出不仅与当前的输入变量有关，还与系 统原来的状态有关，必须有存储部件用来记忆电路前一时 刻的工作状态  输出方程  状态方程 Y n f X n Z n ( ) ( ), ( )  1     2 Z n f X n Z n ( 1) ( ), ( )   Generated by Foxit PDF Creator © Foxit Software http://www.foxitsoftware.com For evaluation only

Generated by Foxit PDF Creator Foxit Soft ttp//www.foxitsoftware.comForevaluation 时序特性 clock clock time su hold dafa stable time Out output output stable stable time

4 时序特性 clock In Out data stable output stable output stable time time time clock tsu thold tc-q Generated by Foxit PDF Creator © Foxit Software http://www.foxitsoftware.com For evaluation only

Generated by Foxit PDF Creator Foxit Soft ttp//www.foxitsoftware.comForevaluation System Timing constraints Inputs Outputs Combinational Logic Current Next State State clock T(clock period) + t 十 5

5 System Timing Constraints Combinational Logic clock Outputs Next State Current State Inputs T  tc-q + tplogic + tsu T (clock period) Generated by Foxit PDF Creator © Foxit Software http://www.foxitsoftware.com For evaluation only

最大延迟时间(ps) Adder 600 Result mu 60 例题 Early Bypass mux Middle Bypass Mux 80 Late bypass mux 2mm wire 100 Itanium处理器的算术逻辑单元的结构图如果触发器的建立 时间为65psck到输出Q的延迟时间为50p5而其他组合逻辑 的延迟时间如表1中所示则请计算该ALU可以正确工作的最小 时钟周期是多少? Result Adder ALU#1 Bypass

6 例题 模块 最大延迟时间(ps) Adder 600 Result Mux 60 Early Bypass Mux 100 Middle Bypass Mux 80 Late Bypass Mux 75 2mm wire 100  Itanium处理器的算术逻辑单元的结构图,如果触发器的建立 时间为65ps,clk到输出Q的延迟时间为50ps,而其他组合逻辑 的延迟时间如表1中所示,则请计算该ALU可以正确工作的最小 时钟周期是多少? Generated by Foxit PDF Creator © Foxit Software http://www.foxitsoftware.com For evaluation only

Generated by Foxit PDF Creator Foxit Software 多电压/多阈值技术 ■决定系统最小时钟周期的关键路径 do DEDD-D-A

7 多电压/多阈值技术  决定系统最小时钟周期的关键路径 Generated by Foxit PDF Creator © Foxit Software http://www.foxitsoftware.com For evaluation only

Generated by Foxit PDF Creator Foxit Soft ttp//www.foxitsoftware.comForevaluation 时序单元电路 ■时序逻辑 双稳态电路 RS锁存器/触发器 D锁存器/触发器 动态时序单元

8 时序单元电路  时序逻辑  双稳态电路  RS锁存器/触发器  D锁存器/触发器  动态时序单元 Generated by Foxit PDF Creator © Foxit Software http://www.foxitsoftware.com For evaluation only

Generated by Foxit PDF Creator Foxit Soft ttp//www.foxitsoftware.comForevaluation 双稳态电路 电路结构:两个反相器输入、输出交叉耦合 Mp? MPI B MN2 MNI o H ■两个稳定工作点A、B 个亚稳态C K /a

9  电路结构:两个反相器输入、输出交叉耦合 双稳态电路  两个稳定工作点 A、B 一个亚稳态 C Generated by Foxit PDF Creator © Foxit Software http://www.foxitsoftware.com For evaluation only

Generated by Foxit PDF Creator Foxit Software ttp//www.foxitsoftware.comForevaluationonly 双稳态电路 彐 从亚稳态向稳定工作点转换的过程,可以看作一个 接近转换电平的初始信号经过一定级数的反相器链 传递,变为合格的逻辑电平 Loop n ■双稳态电路所处的状态是随机的,无法控制 配上輪入控制电路,可构成各种触发景

10 双稳态电路  从亚稳态向稳定工作点转换的过程，可以看作一个 接近转换电平的初始信号经过一定级数的反相器链 传递，变为合格的逻辑电平  双稳态电路所处的状态是随机的，无法控制  配上输入控制电路，可构成各种触发器 Generated by Foxit PDF Creator © Foxit Software http://www.foxitsoftware.com For evaluation only