电子技术实验电子技术实验时序逻辑电路设计与测试教师：王婧妹
电子技术实验 电子技术实验 时序逻辑电路设计与测试 教师：王婧姝
电子技术实验时序逻辑电路设计与测试真值表一.知识点回顾Q'+1说明RaSaQ1.基本RS触发器000x不允许0Q00x1置00000Q*+1=010-置10101R.S1110Q*+1=1S.为直接置1端或置位端0110保持R.为直接置0端或复位端11Q+1=Q
电子技术实验 一. 知识点回顾 1．基本RS触发器 Sd为直接置1端或置位端 Rd为直接置0端或复位端 × × 时序逻辑电路设计与测试
电子技术实验时序逻辑电路设计与测试一.知识点回顾D触发器真值表2.D触发器Q*+1DQ1413|12111090Sd20200Vec2R2D2CP2S008DQID10074LS740CPC1011RdP101R1DICP1S010GND1111234567逻辑符号引脚图问题：D触发器的特征方程？问题：74LS74的触发方式？上升沿触发On+1=D
时序逻辑电路设计与测试 电子技术实验 一. 知识点回顾 2．D触发器 问题：74LS74的触发方式？ Q D n = +1 引脚图 逻辑符号 上升沿触发 问题：D触发器的特征方程？
电子技术实验时序逻辑电路设计与测试JK触发器真值表一.知识点回顾Q+1说明KQ3.JK触发器0000保持61514131211109101Vcc1R2R2CP2K2J2Sm2Q00OeRS触发器置"0"0CP174LS1121OKQ置"1"1-011CP1K1JIS1Q1Q2QGND101T触发器必翻123456780111逻辑符号引脚图问题：1.JK触发器为什么是一种多功能触发器？问题：74LS112的触发方式？下降沿触发2.JK触发器的特征方程？Qn+1 = JQr + Q
电子技术实验 3．JK触发器 时序逻辑电路设计与测试 引脚图 问题：74LS112的触发方式？ 下降沿触发 问题：1. JK触发器为什么是一种多功能触发器？ 逻辑符号 RS触发器 T触发器 2. JK触发器的特征方程？ n n n Q JQ KQ + = + 1 一. 知识点回顾
电子技术实验时序逻辑电路设计与测试二.实验原理画原始状态图（宁多勿漏状态化简（消除多余状态分配时序逻辑电路设计步骤确定激励方程和输出方程画出逻辑图
时序逻辑电路设计与测试 电子技术实验 二. 实验原理 画原始状态图（宁多勿漏） 状态化简（消除多余） 时序逻辑电路设计步骤 状态分配 确定激励方程和输出方程 画出逻辑图
电子技术实验时序逻辑电路设计与测试三.实验设计引导分别使用JK触发器和D触发器设计一个四进制计数器，CP触发，四个脉冲后恢复初始状态。问题：判断此电路类型？穆尔电路：输出仅取决于存储状态1.画原始状态图2.状态分配问题：设计四进制计数器一共几个状态？Q,#+1Q,n+1Q"Qr"需要几个二进制数表示？00100001101010广问题：完成四进制计数器设计需要几个触发器？
时序逻辑电路设计与测试 电子技术实验 三. 实验设计引导 分别使用JK触发器和D触发器设计一个四进制计数器，CP触发，四个脉冲后恢复初始状态。 1．画原始状态图 00 01 11 10 2．状态分配 Q2 n Q1 n Q2 n+1 Q1 n+1 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 问题：设计四进制计数器一共几个状态？ 需要几个二进制数表示？ 问题：完成四进制计数器设计需要几个触发器？ 问题：判断此电路类型？ 穆尔电路：输出仅取决于存储状态
电子技术实验时序逻辑电路设计与测试用JK触发器设计：3.确定激励方程次态方程与Qn+l=Jg"+KQ"特征方程相比较0,n+10,n+1onO,"J, = K, = Q"J =K, =100010104.画出逻辑图01101Q2001102J次态方程QCPCPQ"+1 = Q"Q" +Q"0'01K2KCCPQn+1 =0"0" +Q'0
电子技术实验 3．确定激励方程 Q2 n Q1 n Q2 n+1 Q1 n+1 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 次态方程 1 2 1 2 1 2 n n n n n Q Q Q Q Q + = + 1 1 1 2 1 2 n n n n n Q Q Q Q Q + = + 用JK触发器设计： 次态方程与 特征方程相比较。 J K 1 1 = = 1 2 2 1 = = n J K Q 2J CP Q2 Q2 2K CP 1J CP Q1 Q1 1K 1 Q 2 Q1 4．画出逻辑图 时序逻辑电路设计与测试
电子技术实验时序逻辑电路设计与测试四.实验内容扩展分别使用JK触发器和D触发器设计一个四进制计数器，CP触发，该电路有一个输入端X和输出端Z。当输入端X=0时不计数，当X=1时计数，每计完4个数后输出端Z=1，未计完4个数时输出皆为0
时序逻辑电路设计与测试 电子技术实验 四. 实验内容扩展 分别使用JK触发器和D触发器设计一个四进制计数器，CP触发，该电路有一个输入端X 和输出端Z。当输入端X=0时不计数，当X=1时计数，每计完4个数后输出端Z=1，未计 完4个数时输出皆为0