清华大学：数字逻辑_放大电路的频率响应练习

第5章通用时序电路模块及应用 5.4计数器 一、计数器是按预定状态序列变化以表征触发时钟脉冲输入个数的时序逻辑模块。 二、计数器主要由触发器构成,附加逻辑除使触发器按预定状态序列变化,还使计数器具有清0、使能、加载等功能。 三、在数据的寄存上寄存器与计数器相似。寄存器着重于数据的存储与操作,计数器强调数据序列变化,其在数字系统的操作控制方面有重要应用

清华大学：数字逻辑_同步时序电路3

清华大学：数字逻辑_同步时序电路5

清华大学：数字逻辑_同步时序电路4

清华大学：数字逻辑_同步时序电路2

清华大学：数字逻辑_同步时序电路1

清华大学：数字逻辑_门(gate)电路

第6章组合逻辑电路设计实例 一、桶式移位器 二、简单浮点编码器 三、双优先级编码器 四、级联比较器 五、关模比较器

复旦大学电子工程系：数字逻辑基础_第5章 异步时序电路