数字信号处理方法与奥现 贺知明副教授 电子科技大学 四川成都
数字信号处理方法与实现 贺知明 副教授 电子科技大学 四川•成都
SHARC系列DSP系统的硬件设计 」电源配置 面时钟设计 」复位电路设计 」片间信号的阻抗匹配 」驱动、隔离与电平转换 DSP仿真口设计 DSP与FPGA的配合使用 信 号测试及自检功能 PCB板设计
SHARC系列DSP系统的硬件设计 ◼ 电源配置 ◼ 时钟设计 ◼ 复位电路设计 ◼ 片间信号的阻抗匹配 ◼ 驱动、隔离与电平转换 ◼ DSP仿真口设计 ◼ DSP与FPGA的配合使用 ◼ 信号测试及自检功能 ◼ PCB板设计
电源配置 SHARC DSP内核电压2.5V/1.8V或更低,片 内I/O电压3.3V,片外常规电路有些采用5∨ 供电,系统的硬件设计存在多电压的供电 可题。 系统供电顺序直接影响 SHARC DSP能否正 常引导及工作
电源配置 ◼ SHARC DSP内核电压2.5V/1.8V或更低，片 内I/O电压3.3V，片外常规电路有些采用5V 供电，系统的硬件设计存在多电压的供电 问题。 ◼ 系统供电顺序直接影响SHARC DSP能否正 常引导及工作
ADSP21160的电源配置 ADSP21160电源配置相对复杂,是硬件设计中 必须首要解决的问题。 」ADSP21160要求提供两种电源:处理器核电压 为+25V,I/O口供电电压+33V,必须注意供电 顶序间题 ADSP21160工作时的总电流约1A左右,必须考 虑供电芯片(如DCDC)的输出电流能力,并留 余地。 在ADSP21160的电源入口处,应提供高质量的 滤波网络(如C网络),并尽量靠近芯片相关引脚, 以减小电源纹波
ADSP21160的电源配置 ADSP21160电源配置相对复杂，是硬件设计中 必须首要解决的问题。 ◼ ADSP21160要求提供两种电源：处理器核电压 为+2.5V，I/O口供电电压+3.3V，必须注意供电 顺序问题。 ◼ ADSP21160工作时的总电流约1A左右，必须考 虑供电芯片（如DC-DC）的输出电流能力，并留 余地。 ◼ 在ADSP21160的电源入口处，应提供高质量的 滤波网络(如LC网络)，并尽量靠近芯片相关引脚， 以减小电源纹波
ADSP21160的供电顺序 要使ADSP21160正常工作,,+2.5V电源必须 先于+3∨电源提供,以确保PL能够正确复 位。否则,DSP将不能可靠地加载。 对整个系统而言,必须保证先给ADSP21160 供电,再给其所连接的外部芯片供电。 若外围5V电压先到,会通过外接芯片和DSP的端口 分压,在+3.3电源线上产生+2V左右的电压,将 引起ADSP21160的加载错误
ADSP21160的供电顺序 ◼ 要使ADSP21160正常工作， +2.5V电源必须 先于+3.3V电源提供，以确保PLL能够正确复 位。否则，DSP将不能可靠地加载。 ◼ 对整个系统而言，必须保证先给ADSP21160 供电，再给其所连接的外部芯片供电。 若外围5V电压先到，会通过外接芯片和DSP的端口 分压，在+3.3V电源线上产生+2V左右的电压，将 引起ADSP21160的加载错误
ADSP21160的供电方案 在给单片ADSP21160供电时,由+5电源 通过一个DCDC芯片(如「PS767D301), 先产生+2.5,再利用+2.5V作为+3.3的 电源输出使能,以确保+2.5先于+33V供 电 TI公司的DCDC芯片,双 电源输出,每个电源输出 均可单独复位和输出使
ADSP21160的供电方案 ◼ 在给单片ADSP21160供电时，由+5V电源 通过一个DC-DC芯片（如TPS767D301）， 先产生+2.5V，再利用+2.5V作为+3.3V的 电源输出使能，以确保+2.5V先于+3.3V供 电。 TI公司的DC-DC芯片，双 电源输出，每个电源输出 均可单独复位和输出使能
ADSP21160的供电方案 在给多片ADSP21160供电时,考虑要求电 流大的问题,采用不同的芯片分别产生 +2.5和+33V,且+3.3√受控于+25V。 为保证ADSP21160先于外围芯片供电,将 +5电源一分为二,其中之一专门为外围芯 片供电,并通过继电器,受+3.3V控制
ADSP21160的供电方案 ◼ 在给多片ADSP21160供电时，考虑要求电 流大的问题，采用不同的芯片分别产生 +2.5V和+3.3V，且+3.3V受控于+2.5V。 ◼ 为保证ADSP21160先于外围芯片供电，将 +5V电源一分为二，其中之一专门为外围芯 片供电，并通过继电器，受+3.3V控制
时钟设计 SHARO系列DSP主频(核工作时钟)不同。 」其发展趋势为核工作时钟不断提高,对外 接时钟要求基本不变,采用内部PLL电路提 高核工作时钟(倍频) SHARC系列DSP系统中的时钟设计也是硬件 设计的重要环节
时钟设计 ◼ SHARC系列DSP主频（核工作时钟）不同。 ◼ 其发展趋势为核工作时钟不断提高，对外 接时钟要求基本不变，采用内部PLL电路提 高核工作时钟（倍频）。 ◼ SHARC系列DSP系统中的时钟设计也是硬件 设计的重要环节
时钟设计中应注意的问题 多处理器系统的多个DSP时钟,应同源 (同频同相或相参,由同一晶振或同 外部时钟引入)。 用同一电路的不同门分别并行驱动 时钟驱动线到各DSP的距离基本一致 」减少信号反射(串接抗反射电阻)
时钟设计中应注意的问题 ◼ 多处理器系统的多个DSP时钟，应同源 （同频同相或相参，由同一晶振或同一 外部时钟引入）。 ◼ 用同一电路的不同门分别并行驱动。 ◼ 时钟驱动线到各DSP的距离基本一致。 ◼ 减少信号反射（串接抗反射电阻）
复位电路设计 SHARC DSP要求在复位信号从低到高之前,时钟 必须已稳定(ms级),同时对复位信号的低电平 宽度有要求,复位信号上不应有毛刺。 」通常采用延迟电路+施密特触发器构成复位电路 以保证DSP上电后正常工作 也可用看门狗芯片(如MA×706等),进行上电延 迟复位,即系统加电后,先延迟一段时间,待电 源稳定后才向DSP输出复位信号
复位电路设计 ◼ SHARC DSP要求在复位信号从低到高之前，时钟 必须已稳定（ms级），同时对复位信号的低电平 宽度有要求，复位信号上不应有毛刺。 ◼ 通常采用延迟电路+施密特触发器构成复位电路， 以保证DSP上电后正常工作。 ◼ 也可用看门狗芯片（如MAX706等），进行上电延 迟复位，即系统加电后，先延迟一段时间，待电 源稳定后才向DSP输出复位信号