数字信号处狸方法与实现 贺知明副教授 电子科技大学 四川成都
数字信号处理方法与实现 贺知明 副教授 电子科技大学 四川•成都
SHARC系列DsP原理 ●概述 SHARC系列DSP的处理器核 e SHARC系列DSP的存储器 ● SHARC系列DSP的集成外部接口(DMA 链路口、串行口、主机接口)
SHARC系列DSP原理 概述 SHARC系列DSP的处理器核 SHARC系列DSP的存储器 SHARC系列DSP的集成外部接口（ DMA、 链路口、串行口、主机接口）
概述 SHARC-Super Harvard Architecture Computer 包含:浮点DSP核片内存储器、DMA 控制器、串口、链路口、共享总线连接 等 多片处理器无需外部控制逻辑,就能 无缝连接成一个高效的紧耦合(通过 总线结构)或松耦合(通过链路结构) 方式的并行多处理器系统
概述 SHARC——Super Harvard Architecture Computer 包含：浮点DSP核、片内存储器、DMA 控制器、串口、链路口、共享总线连接 等。 多片处理器无需外部控制逻辑，就能 无缝连接成一个高效的紧耦合（通过 总线结构）或松耦合（通过链路结构） 方式的并行多处理器系统
结构特点 有共享寄存器文件的计算单元(含ALU 乘法器和移位器) s数据地址产生器(DAG1、DAG2) 能自动处理环形地址指针,降低程序开销,提 高程序的执行效率并简化程序代码 大容量的片内SRAM 双端口SRAM可以被处理器核和DMA同时独立 访问,根据不同型号,SRAM容量不同
结构特点 有共享寄存器文件的计算单元（含ALU、 乘法器和移位器） 数据地址产生器（DAG1、DAG2） 能自动处理环形地址指针，降低程序开销，提 高程序的执行效率并简化程序代码。 大容量的片内SRAM 双端口SRAM可以被处理器核和DMA同时独立 访问，根据不同型号，SRAM容量不同
结构特点 有指令 Cache的程序控制器 高效的32级指令缓存,允许3条总线同时取1条 指令和2个操作数,处理器能够高速执行循环操 作(如数字滤波的乘、累加操作和FFT的蝶形运 算等)。指令缓存是香使用,可通过编程控制 e内部定时器 与片外存储器及外围电路接口的外部端口 ●主机及多处理器接口
结构特点 有指令Cache的程序控制器 高效的32级指令缓存，允许3条总线同时取1条 指令和2个操作数，处理器能够高速执行循环操 作（如数字滤波的乘、累加操作和FFT的蝶形运 算等）。指令缓存是否使用，可通过编程控制。 内部定时器 与片外存储器及外围电路接口的外部端口 主机及多处理器接口
结构特点 ●DMA控制器 皮持DMA通道的无干预后台传输,DSP核与VO 处理器可同时并行访问内部存储器。 串口 2套串口可以用多种操作模式工作(如控制通讯) ●JTAG测试口 访问片内的仿真资源,仿真使使用
结构特点 DMA控制器 支持DMA通道的无干预后台传输，DSP核与I/O 处理器可同时并行访问内部存储器。 串口 2套串口可以用多种操作模式工作（如控制通讯） JTAG测试口 访问片内的仿真资源，仿真使使用
结构特点 条片内总线 处理器内部各个功 PM bus(程序总线) 能模块之间进行信 DM bus(数据总线) 息传输的重要通道, lo bus 可以实现通道控制、 仲裁逻辑及数据传 输等操作。 配合指令缓存,就能在单周期内实现同时取2 个操作数(通过 PM bus、 DM bus)和1条指 令(从指令缓存中取)
结构特点 三条片内总线 PM bus（程序总线） DM bus（数据总线） I/O bus 配合指令缓存，就能在单周期内实现同时取2 个操作数（通过PM bus、DM bus）和1条指 令（从指令缓存中取）。 处理器内部各个功 能模块之间进行信 息传输的重要通道， 可以实现通道控制、 仲裁逻辑及数据传 输等操作
CORE PROCESSOR DUAL-PORTED SRA M TIMER IINSTRUCTION TWO INDEPENDENT JTAG c真CME DU点 L-PORTED BLOCKS 02 a 40.0IT TEST& PROGESSOR PORT U/0 PORT EMULATION DAG1 LIDAG2 PR。GR真M E4:32 SEQUENCE日 EXTERNAL 0 PM ADDRESS日Us PORT ADDR BUS DM ADDRESs BUS MUX MULTIP ROCESSOR INTE RFACE PM OAT真Bus CONNECT s32/404 DATA日us (PX) Du DAT真Bus MUX HOST POAT DATA DATA REGISTER REGISTER FILE FILE 只只只 (PExl IPEy) DM粪 MULT 6K40-BI 自 ARREL BARREL SHIFTER SHIFTE 6x 40-BITMULT REGISTERS CONTROLLER (MEMONY NAPPED) SERIAL PORTS CONTROL, STATUS.& LINK PORTE 舞L ALU DATA BUFFERS /O PROCESSOR ADSP-2H160 SHARE DSP的结构框图
ADSP-21160 SHARC DSP的结构框图
SHARC系列DsP的处理器核 ●计算处理单元 程序控制器 地址产生器与PM、DM总线 ●寄存器 中断逻辑与定时器
SHARC系列DSP的处理器核 计算处理单元 程序控制器 地址产生器与PM、DM总线 寄存器 中断逻辑与定时器
计算处理单元 ●ALU、乘法器、移位器以及通用数据寄 存器共同执行单周期指令 结构上并行排列,分别完成加、减、乘 和逻辑、移位等操作,大大提高了数据 吞吐率,任何一个单元的输出都可以在 下一周期作为本单元或其它单元的输入
计算处理单元 ALU、乘法器、移位器以及通用数据寄 存器共同执行单周期指令。 结构上并行排列，分别完成加、减、乘 和逻辑、移位等操作，大大提高了数据 吞吐率，任何一个单元的输出都可以在 下一周期作为本单元或其它单元的输入
