第六章时序逻辑电路 时序逻辑电路简称时序电路,与组合逻辑电路并驾齐驱,是数字电路两大重要分支 之一。本章首先介绍时序逻辑电路的基本概念、特点及时序逻辑电路的一般分析方法 然后重点讨论典型时序逻辑部件计数器和寄存器的工作原理、逻辑功能、集成芯片及其 使用方法及典型应用。最后简要介绍同步时序逻辑电路的设计方法。 6.1时序逻辑电路的基本概念 时序逻辑电路的结构及特点 时序逻辑电路——电路任何一个时刻的输出状态不仅取决于当时的输入信号,还与 电路的原状态有关 时序电路中必须含有具有记忆能力的存储器件。存储器件的种类很多,如触发器 延迟线、磁性器件等,但最常用的是触发器。 由触发器作存储器件的时序电路的基本结构框图如图6.1.1所示,一般来说,它由 组和电路和触发器两部分组成 输入Ⅺ1 21输出 信号若 组合电路 2信号 触发器 触发器 触发器 输出信号 输入信号 图.1.1辊格图 二.时序逻辑电路的分类 按照电路状态转换情况不同,时序电路分为同步时序电路和异步时序电路两大类 按照电路中输出变量是否和输入变量直接相关,时序电路又分为米里( Mealy)型电 路和莫尔(More)型电路。米里型电路的外部输出Z既与触发器的状态Q有关,又与 外部输入X有关。而莫尔型电路的外部输出Z仅与触发器的状态￠有关,而与外部输 入X无关。 6.2时序逻辑电路的一般分析方法 分析时序逻辑电路的一般步骤
第六章 时序逻辑电路 时序逻辑电路简称时序电路，与组合逻辑电路并驾齐驱，是数字电路两大重要分支 之一。本章首先介绍时序逻辑电路的基本概念、特点及时序逻辑电路的一般分析方法。 然后重点讨论典型时序逻辑部件计数器和寄存器的工作原理、逻辑功能、集成芯片及其 使用方法及典型应用。最后简要介绍同步时序逻辑电路的设计方法。 6.1 时序逻辑电路的基本概念 一．时序逻辑电路的结构及特点 时序逻辑电路——电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与 电路的原状态有关。 时序电路中必须含有具有记忆能力的存储器件。存储器件的种类很多，如触发器、 延迟线、磁性器件等，但最常用的是触发器。 由触发器作存储器件的时序电路的基本结构框图如图 6.1.1 所示，一般来说，它由 组和电路和触发器两部分组成。 组合电路 触发器 电路 X1 Xi Z1 Zj Q1 Qm D1 Dm … … … … 输入 信号 信号 输出 触发器 触发器 输出信号 输入信号 CP 图6 .1.1 时序逻辑电路框图 二． 时序逻辑电路的分类 按照电路状态转换情况不同，时序电路分为同步时序电路和异步时序电路两大类。 按照电路中输出变量是否和输入变量直接相关，时序电路又分为米里（Mealy）型电 路和莫尔（Moore）型电路。米里型电路的外部输出 Z 既与触发器的状态 Qn有关，又与 外部输入 X 有关。而莫尔型电路的外部输出 Z 仅与触发器的状态 Qn 有关，而与外部输 入 X 无关。 6.2 时序逻辑电路的一般分析方法 一． 分析时序逻辑电路的一般步骤
1.根据给定的时序电路图写出下列各逻辑方程式: (1)各触发器的时钟方程 (2)时序电路的输出方程 (3)各触发器的驱动方程。 将驱动方程代入相应触发器的特性方程,求得各触发器的次态方程,也就是时序 罗辑电路的状态方程。 3.根据状态方程和输出方程,列出该时序电路的状态表,画出状态图或时序图 4.根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。 下面举例说明时序逻辑电路的具体分析方法 同步时序逻辑电路的分析举例 例621:试分析图622所示的时序逻辑电路 cIp 「IK}1 图622例621的逻辑电路图 解:由于图622为同步时序逻辑电路,图中的两个触发器都接至同一个时钟脉冲源 CP,所以各触发器的时钟方程可以不写 (1)写出输出方程: z=(X⊕Q")·Q (2)写出驱动方程: J (6.1.6a) J1=X⊕Q0 (3)写出K触发器的特性方程Q=JQ”+kQ”,然后将各驱动方程代入触发 器的特性方程,得各触发器的次态方程 0o=Jo2+Kg=(X 0 21 )2o Q1"=J1Q1"+K1Q”=(X⊕Q)·Q (6.1.7b) (4)作状态转换表及状态图 由于输入控制信号X可取1,也可取0,所以分两种情况列状态转换表和画状态图。 ①当X=0时。 将X=0代入输出方程(61.5)和触发器的次态方程(6.1.7),则输出方程简化为: z=Q;触发器的次态方程简化为:Q0"=QQ0,g"=QQ 设电路的现态为QQ=00,依次代入上述触发器的次态方程和输出方程中进行计
2 1．根据给定的时序电路图写出下列各逻辑方程式： （1）各触发器的时钟方程。 （2）时序电路的输出方程。 （3）各触发器的驱动方程。 2．将驱动方程代入相应触发器的特性方程，求得各触发器的次态方程，也就是时序 逻辑电路的状态方程。 3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。 4．根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。 下面举例说明时序逻辑电路的具体分析方法。 二．同步时序逻辑电路的分析举例 例 6.2.1：试分析图 6.2.2 所示的时序逻辑电路 1J 1K C1 ┌ ┌ 1J 1K C1 ┌ ┌ Q1 Q0 CP X Z =1 =1 =1 & FF1 FF0 1 1 图 6.2.2 例 6.2.1 的逻辑电路图 解：由于图 6.2.2 为同步时序逻辑电路，图中的两个触发器都接至同一个时钟脉冲源 CP，所以各触发器的时钟方程可以不写。 （1）写出输出方程： n n Z X Q1 Q0 ( ) （6.1.5） （2）写出驱动方程： n J0 X Q1 1 K0 （6.1.6a） n J1 X Q0 1 K1 （6.1.6b） （3）写出 JK 触发器的特性方程 n n n Q JQ KQ 1 ，然后将各驱动方程代入 JK 触发 器的特性方程，得各触发器的次态方程： n n n n n Q J 0 Q0 K0Q0 X Q1 Q0 1 0 ( ) （6.1.7a） n n n n n Q J 1Q1 K1Q1 X Q0 Q1 1 1 ( ) （6.1.7b） （4）作状态转换表及状态图 由于输入控制信号 X 可取 1，也可取 0，所以分两种情况列状态转换表和画状态图。 ①当 X=0 时。 将 X=0 代入输出方程（6.1.5）和触发器的次态方程（6.1.7），则输出方程简化为： n n Z Q1 Q0 ；触发器的次态方程简化为： n n n Q Q1 Q0 1 0 ， n n n Q Q0 Q1 1 1 。 设电路的现态为 00 1 0 n n Q Q ，依次代入上述触发器的次态方程和输出方程中进行计
算,得到电路的状态转换表如表62.1所示 根据表6.2.1所示的状态转换表可得状态转换图如图6.2.3所示。 表6.2.1X0时的状态表 现态 次态 输出 001 0 6.2.3X=0的卷图 ②当X=1时。 输出方程简化为:Z=1Q6 触发器的次态方程简化为:Q=Q"Q,Q=QQ 计算可得电路的状态转换表如表622所示,状态图如图624所示 表6.2.2=1时的状态表 现态 次 H g010 0 6.2.4X=1的卷图 00 将图6.2.3和图6.2.4合并起来,就是电路完整的状态图,如图6.2.5所示 (5)画时序波形图。 如图6.2.6所示 0/1 0/0 图.2.5镯2.1完恣 图626例621电路的时序波形图 (6)逻辑功能分析 该电路一共有3个状态00、01、10。当X=0时,按照加1规律从00→01→10→00
3 算，得到电路的状态转换表如表 6.2.1 所示。 根据表 6.2.1 所示的状态转换表可得状态转换图如图 6.2.3 所示。 ②当 X=1 时。 输出方程简化为： n n Z Q1 Q0 ； 触发器的次态方程简化为： n n n Q Q1 Q0 1 0 ， n n n Q Q0 Q1 1 1 计算可得电路的状态转换表如表 6.2.2 所示，状态图如图 6.2.4 所示。 将图 6.2.3 和图 6.2.4 合并起来，就是电路完整的状态图，如图 6.2.5 所示。 （5）画时序波形图。 如图 6.2.6 所示。 Q1 Q0 X CP Z 图 6.2.6 例 6.2.1 电路的时序波形图 （6）逻辑功能分析 该电路一共有 3 个状态 00、01、10。当 X=0 时，按照加 1 规律从 00→01→10→00 表 6.2.1 X=0 时的状态表 现 态 次态 输出 n Q1 n Q0 1 1 n Q 1 0 n Q Z 0 0 0 1 1 0 0 1 1 0 0 0 0 0 1 表 6.2.2 X=1 时的状态表 现 态 次态 输出 n Q1 n Q0 1 1 n Q 1 0 n Q Y 0 0 1 0 0 1 1 0 0 1 0 0 1 0 0 Q1Q0 00 01 10 /0 /0 /1 6.2.3 X=0时的状态图 Q /0 6.2.4 X=1时的状态图 /0 /1 01 1 00 10 Q0 00 01 10 0/0 0/0 0/1 1/1 1/0 1/0 图6 .2.5 例6. 2.1完整的状态图
循环变化,并每当转换为10状态(最大数)时,输出Z=1。当X1时,按照减1规律从 10→01→00→10循环变化,并每当转换为00状态(最小数)时,输出Z=1。所以该电路 是一个可控的3进制计数器,当X=0时,作加法计数,Z是进位信号:当X1时,作减 法计数,Z是借位信号 三.异步时序逻辑电路的分析举例 由于在异步时序逻辑电路中,没有统一的时钟脉冲,因此,分析时必须写出时钟方 例6.22:试分析图627所示的时序逻辑电路 ID 图627例622的逻辑电路图 解:(1)写出各逻辑方程式 时钟方程 CP=CP(时钟脉冲源的上升沿触发。) CP=Q(当FF的Q由0→1时,Q才可能改变状态,否则Q将保持原状态不变。) ②输出方程: Z=2 2o (6.1.8) ③各触发器的驱动方程: D=90D1=1 (6.1.9) (2)将各驱动方程代入D触发器的特性方程,得各触发器的次态方程: @o (CP由0→1时此式有效) (6.1.10a) D=Q1"(Q由0→1时此式有效) (6.1.10b) (3)作状态转换表、状态图、时序图 表623例622电路的状态转换表 现态 次态 输出 时钟脉冲 CPI CP 01 0
4 循环变化，并每当转换为 10 状态（最大数）时，输出 Z=1。当 X=1 时，按照减 1 规律从 10→01→00→10 循环变化，并每当转换为 00 状态（最小数）时，输出 Z=1。所以该电路 是一个可控的 3 进制计数器，当 X=0 时，作加法计数，Z 是进位信号；当 X=1 时，作减 法计数，Z 是借位信号。 三．异步时序逻辑电路的分析举例 由于在异步时序逻辑电路中，没有统一的时钟脉冲，因此，分析时必须写出时钟方 程。 例 6.2.2：试分析图 6.2.7 所示的时序逻辑电路 C1 FF0 ∧ 1D FF1 C1 ∧ 1D CP Q0 Q1 Z & 图 6.2.7 例 6.2.2 的逻辑电路图 解：（1）写出各逻辑方程式。 ①时钟方程： CP0=CP （时钟脉冲源的上升沿触发。） CP1=Q0（当 FF0的 Q0由 0→1 时，Q1才可能改变状态，否则 Q1将保持原状态不变。） ②输出方程： n n Z Q1 Q0 （6.1.8） ③各触发器的驱动方程： n D0 Q0 n D1 Q1 （6.1.9） （2）将各驱动方程代入 D 触发器的特性方程，得各触发器的次态方程： n n Q D0 Q0 1 0 （CP 由 0→1 时此式有效） （6.1.10a） 1 1 1 1 n n Q D Q （Q0由 0→1 时此式有效） （6.1.10b） （3）作状态转换表、状态图、时序图 表 6.2.3 例 6.2.2 电路的状态转换表 现态 次态 输出 时钟脉冲 n Q1 n Q0 1 1 n Q 1 0 n Q Z CP1 CP0 0 0 1 1 1 0 0 1 1 1 1 0 0 1 0 0 1 0 0 0 ↑ ↑ 0 ↑ ↑ ↑ 0 ↑
根据状态转换表可得状态转换图如图628所示,时序图如图629所 2,20 @"@ 图628例622电路的状态图 图629例62.2电路的时序图 (5)逻辑功能分析 由状态图可知:该电路一共有4个状态00、01、10、11,在时钟脉冲作用下,按照 减1规律循环变化,所以是一个4进制减法计数器,z是借位信号 6.3计数器 计数器——用以统计输入脉冲C个数的电路。 计数器的分类 按计数进制可分为二进制计数器和非二进制计数器。非二进制计数器中最典型的是 十进制计数器 按数字的增减趋势可分为加法计数器、减法计数器和可逆计数器。 按计数器中触发器翻转是否与计数脉冲同步分为同步计数器和异步计数器 二进制计数器 1.二进制异步计数器 (1)二进制异步加法计数器。 图6.3.1所示为由4个下降沿触发的JK触发器组成的4位异步二进制加法计数器 的逻辑图。图中〖K触发器都接成T’触发器(即JK=1)。最低位触发器FF的时钟脉 冲输入端接计数脉冲CP,其他触发器的时钟脉冲输入端接相邻低位触发器的Q端 o CP计数脉冲 图631由JK触发器组成的4位异步二进制加法计数器的逻辑图 由于该电路的连线简单且规律性强,无须用前面介绍的分析步骤进行分析,只需作 简单的观察与分析就可画出时序波形图或状态图,这种分析方法称为“观察法
5 根据状态转换表可得状态转换图如图 6.2.8 所示，时序图如图 6.2.9 所示。 Q /0 /0 /1 10 1 00 11 Q0 /0 01 Z Q1 CP Q0 图 6.2.8 例 6.2.2 电路的状态图 图 6.2.9 例 6.2.2 电路的时序图 （5）逻辑功能分析 由状态图可知：该电路一共有 4 个状态 00、01、10、11，在时钟脉冲作用下，按照 减 1 规律循环变化，所以是一个 4 进制减法计数器，Z 是借位信号。 6.3 计数器 计数器——用以统计输入脉冲 CP 个数的电路。 计数器的分类： 按计数进制可分为二进制计数器和非二进制计数器。非二进制计数器中最典型的是 十进制计数器。 按数字的增减趋势可分为加法计数器、减法计数器和可逆计数器。 按计数器中触发器翻转是否与计数脉冲同步分为同步计数器和异步计数器。 一．二进制计数器 1．二进制异步计数器 （1）二进制异步加法计数器。 图 6.3.1 所示为由 4 个下降沿触发的 JK 触发器组成的 4 位异步二进制加法计数器 的逻辑图。图中 JK 触发器都接成 T’触发器（即 J=K=1）。最低位触发器 FF0的时钟脉 冲输入端接计数脉冲 CP，其他触发器的时钟脉冲输入端接相邻低位触发器的 Q 端。 1J 1K C1 Q2 Q1 CP FF3 R ∧ 1K FF2 1J C1 R ∧ 1K FF1 Q 1J 0 C1 R ∧ R FF0 ∧ 1J C1 1K Q3 1 CR 计数脉冲 清零脉冲 Q Q Q Q 图 6.3.1 由 JK 触发器组成的 4 位异步二进制加法计数器的逻辑图 由于该电路的连线简单且规律性强，无须用前面介绍的分析步骤进行分析，只需作 简单的观察与分析就可画出时序波形图或状态图，这种分析方法称为“观察法
用“观察法”作出该电路的时序波形图如图6.3.2所示,状态图如图6.3.3所示 由状态图可见,从初态000(由清零脉冲所置)开始,每输入一个计数脉冲,计数器的 状态按二进制加法规律加1,所以是二进制加法计数器(4位)。又因为该计数器有0000~ 1111共16个状态,所以也称16进制(1位)加法计数器或模16(M16)加法计数器。 CPLLULUULLLULLULLI ggg 图632图63.1所示电路的时序图 图63.3图6.3.1所示电路的状态图 另外,从时序图可以看出,Q。、Q、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、 4倍、8倍、16倍,也就是说,Q、Q、Q2、Q3分别对CP波形进行了二分频、四分频 八分频、十六分频,因而计数器也可作为分频器 异步二进制计数器结构简单,改变级联触发器的个数,可以很方便地改变二进制计 数器的位数,n个触发器构成n位二进制计数器或模2m计数器,或2m分频器 (2)二进制异步减法计数器 将图6.3.1所示电路中FF1、FF2、FF3的时钟脉冲输入端改接到相邻低位触发器的Q 端就可构成二进制异步减法计数器,其工作原理请读者自行分析 图6.3.4所示是用4个上升沿触发的D触发器组成的4位异步二进制减法计数器的 逻辑图
6 用“观察法”作出该电路的时序波形图如图 6.3.2 所示，状态图如图 6.3.3 所示。 由状态图可见，从初态 0000（由清零脉冲所置）开始，每输入一个计数脉冲，计数器的 状态按二进制加法规律加 1，所以是二进制加法计数器（4 位）。又因为该计数器有 0000～ 1111 共 16 个状态，所以也称 16 进制（1 位）加法计数器或模 16（M=16）加法计数器。 图 6.3.2 图 6.3.1 所示电路的时序图 图 6.3.3 图 6.3.1 所示电路的状态图 另外，从时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的 2 倍、 4 倍、8 倍、16 倍，也就是说，Q0、Ql、Q2、Q3分别对 CP 波形进行了二分频、四分频、 八分频、十六分频，因而计数器也可作为分频器。 异步二进制计数器结构简单，改变级联触发器的个数，可以很方便地改变二进制计 数器的位数，n 个触发器构成 n 位二进制计数器或模 2 n计数器，或 2 n分频器。 （2）二进制异步减法计数器 将图 6.3.1 所示电路中 FF1、FF2、FF3的时钟脉冲输入端改接到相邻低位触发器的 Q 端就可构成二进制异步减法计数器，其工作原理请读者自行分析。 图 6.3.4 所示是用 4 个上升沿触发的 D 触发器组成的 4 位异步二进制减法计数器的 逻辑图。 CP Q0 Q1 Q2 Q3 3 2 1 0 Q Q Q Q 0000 0001 0010 0011 0100 0101 0110 0111 1000 1100 1011 1010 1001 1111 1110 1101
22 CR清零脉冲 CP计数脉冲 图6.34D触发器组成的4位异步二进制减法计数器的逻辑图 从图6.3.1和图6.3.6可见,用K触发器和D触发器都可以很方便地组成二进制 异步计数器。方法是先将触发器都接成T’触发器,然后根据加、减计数方式及触发器 为上升沿还是下降沿触发来决定各触发器之间的连接方式 凵L「「「「「「「「「「「「L 图6.3.5图6.34电路的时序图 图6.36图634电路的状态图 在二进制异步计数器中,高位触发器的状态翻转必须在相邻触发器产生进位信号(加 计数)或借位信号(减计数)之后才能实现,所以异步计数器的工作速度较低。为了提 高计数速度,可采用同步计数器。 2.二进制同步计数器 (1)二进制同步加法计数器 图6.3.7所示为由4个JK触发器组成的4位同步二进制加法计数器的逻辑图。图 中各触发器的时钟脉冲输入端接同一计数脉冲CP,显然,这是一个同步时序电路 各触发器的驱动方程分别为
7 C1 CP FF3 1D ∧ Q3 计数脉冲 Q R Q3 1D Q Q2 FF2 C1 ∧ R Q2 1D Q Q1 FF1 C1 ∧ R Q1 1D Q Q0 FF0 C1 ∧ R Q0 CR 清零脉冲 图 6.3.4 D 触发器组成的 4 位异步二进制减法计数器的逻辑图 从图 6.3.1 和图 6.3.6 可见，用 JK 触发器和 D 触发器都可以很方便地组成二进制 异步计数器。方法是先将触发器都接成 T’触发器，然后根据加、减计数方式及触发器 为上升沿还是下降沿触发来决定各触发器之间的连接方式。 Q CP Q0 Q 2 1 Q 3 图 6.3.5 图 6.3.4 电路的时序图 3 2 1 0 Q Q Q Q 0000 1111 1110 1101 1100 1011 1010 1001 1000 0100 0101 0110 0111 0001 0010 0011 图 6.3.6 图 6.3.4 电路的状态图 在二进制异步计数器中，高位触发器的状态翻转必须在相邻触发器产生进位信号（加 计数）或借位信号（减计数）之后才能实现，所以异步计数器的工作速度较低。为了提 高计数速度，可采用同步计数器。 2．二进制同步计数器 （1）二进制同步加法计数器 图 6.3.7 所示为由 4 个 JK 触发器组成的 4 位同步二进制加法计数器的逻辑图。图 中各触发器的时钟脉冲输入端接同一计数脉冲 CP，显然，这是一个同步时序电路。 各触发器的驱动方程分别为： J0=K0=1
J=K=O J2K20oo J =K=0o2102 23 CP计数脉冲 CR清零脉冲 图6.3.74位同步二进制加法计数器的逻辑图 由于该电路的驱动方程规律性较强,也只需用“观察法”就可画出时序波形图或状 态表 表631图637所示4位二进制同步加法计数器的状态表 计数脉冲序号 电路状态 等效十进制数 2 0 3 00000000Illll 2 0 0 011001 0 10 0 0 1110 l10 0
8 J1=K1=Q0， J2=K2=Q0Q1， J3=K3=Q0Q1Q2 Q Q 1K R 1J 2 Q C1 0 C1 ∧ 1 1J FF R Q 计数脉冲 CR 清零脉冲 ∧ 0 ∧ 1J Q R FF Q 1 1K ∧ C1 3 FF 1K R FF C1 CP 2 Q Q1 1K 1J 3 & & & & 图 6.3.7 4 位同步二进制加法计数器的逻辑图 由于该电路的驱动方程规律性较强，也只需用“观察法”就可画出时序波形图或状 态表。 表 6.3.1 图 6.3.7 所示 4 位二进制同步加法计数器的状态表 计数脉冲序号 电 路 状 态 等效十进制数 Q3 Q2 Q1 Q0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 0 0 0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0
由于同步计数器的计数脉冲CP同时接到各位触发器的时钟脉冲输入端,当计数脉 冲到来时,应该翻转的触发器同时翻转,所以速度比异步计数器高,但电路结构比异步 计数器复杂。 (2)二进制同步减法计数器 4位二进制同步减法计数器的状态表如表6.3.2所示,分析其翻转规律并与4位二 进制同步加法计数器相比较,很容易看出,只要将图6.3.7所示电路的各触发器的驱动 方程改为: JiNgo J=K2002 J3==-2202 就构成了4位二进制同步减法计数器。 表6324位二进制同步减法计数器的状态表 计数脉冲序号 路状态 等效十进制数 Oa Oo 2o 23456789 01llIllll 01111 0110011 000011110 010101010101 3456 00000000 11001100 01010 0 0 (3)二进制同步可逆计数器 既能作加计数又能作减计数的计数器称为可逆计数器。将前面介绍的4位二进制同 步加法计数器和减法计数器合并起开,并引入一加/减控制信号X便构成4位二进制同 步可逆计数器,如图6.3.8所示。由图可知,各触发器的驱动方程为
9 由于同步计数器的计数脉冲 CP 同时接到各位触发器的时钟脉冲输入端，当计数脉 冲到来时，应该翻转的触发器同时翻转，所以速度比异步计数器高，但电路结构比异步 计数器复杂。 （2）二进制同步减法计数器 4 位二进制同步减法计数器的状态表如表 6.3.2 所示，分析其翻转规律并与 4 位二 进制同步加法计数器相比较，很容易看出，只要将图 6.3.7 所示电路的各触发器的驱动 方程改为： J0=K0=1 J1=K1= Q0 J2=K2= Q0Q1 J3=K3= Q0Q1Q2 就构成了 4 位二进制同步减法计数器。 表 6.3.2 4 位二进制同步减法计数器的状态表 计数脉冲序号 电 路 状 态 等效十进制数 Q3 Q2 Q1 Q0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 0 0 0 0 1 1 1 1 1 1 1 0 1 1 0 1 1 1 0 0 1 0 1 1 1 0 1 0 1 0 0 1 1 0 0 0 0 1 1 1 0 1 1 0 0 1 0 1 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 0 0 0 0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 （3）二进制同步可逆计数器 既能作加计数又能作减计数的计数器称为可逆计数器。将前面介绍的 4 位二进制同 步加法计数器和减法计数器合并起开，并引入一加/减控制信号 X 便构成 4 位二进制同 步可逆计数器，如图 6.3.8 所示。由图可知，各触发器的驱动方程为：
JiKI XOo+XQ J2K2=X2,+xgo2 JaK=XQ2,0,+X22, 22 控制信号 CR清零脉冲 图6.38二进制可逆计数器的逻辑图 当控制信号Ⅺ=1时,FF1~FF3中的各J、K端分别与低位各触发器的Q端相连,作 加法计数:当控制信号X=0时,FF1~FF3中的各J、K端分别与低位各触发器的Q端相 连,作减法计数,实现了可逆计数器的功能 3.集成二进制计数器举例 1)4位二进制同步加法计数器74161 表63374161的功能表 清零预置 使能 时钟 预置数据输入 输出 R EP ET CP D, D, D, D. e, e, 2. 2 工作模式 0000异步清零 d, d, d 同步置数 0 保持 数据保持 保持 数据保持 计数 加法计数 由表可知,74161具有以下功能: ①异步清零。当R=0时,不管其他输入端的状态如何,不论有无时钟脉冲CP, 计数器输出将被直接置零(QQQQ=0000,称为异步清零 ②同步并行预置数。当Rb=1、LD=0时,在输入时钟脉冲CP上升沿的作用下 并行输入端的数据 dadd,do被置入计数器的输出端,即QQQQ= dddd。由于这个操作 要与CP上升沿同步,所以称为同步预置数 ③计数。当RD=LD=EP=ET=1时,在CP端输入计数脉冲,计数器进行二进制 加法计数
10 J0=K0=1 J1=K1= XQ0 X Q0 J2=K2= XQ0Q1 X Q0 Q1 J3=K3= XQ0Q1Q2 X Q0 Q1Q2 Q R 2 0 Q ∧ 1 Q 1J CR R Q FF 清零脉冲 FF C1 0 ∧ C1 1K 1K 计数脉冲 1K 1 Q C1 2 R CP Q 1J FF 1 ∧ 1J 1J ∧ 1K Q R 3 C1 FF3 Q & & & & & & & ≥1 ≥1 ≥1 X 加/减 控制信号 图 6.3.8 二进制可逆计数器的逻辑图 当控制信号 X=1 时，FF1～FF3中的各 J、K 端分别与低位各触发器的 Q 端相连，作 加法计数；当控制信号 X=0 时，FF1～FF3中的各 J、K 端分别与低位各触发器的 Q 端相 连，作减法计数，实现了可逆计数器的功能。 3．集成二进制计数器举例 （1）4 位二进制同步加法计数器 74161 表 6.3.3 74161 的功能表 清零 预置 使能 时钟 预置数据输入 输出 工作模式 RD LD EP ET CP D3 D2 D1 D0 Q3 Q2 Q1 Q0 0 1 1 1 1 × 0 1 1 1 × × × × 0 × × 0 1 1 × ↑ × × ↑ × × × × d3 d2 d1 d0 × × × × × × × × × × × × 0 0 0 0 d3 d2 d1 d0 保 持 保 持 计 数 异步清零 同步置数 数据保持 数据保持 加法计数 由表可知，74161 具有以下功能： ① 异步清零。当 RD＝0 时，不管其他输入端的状态如何，不论有无时钟脉冲 CP， 计数器输出将被直接置零（Q3Q2QlQ0＝0000），称为异步清零。 ② 同步并行预置数。当 RD＝1、LD＝0 时，在输入时钟脉冲 CP 上升沿的作用下， 并行输入端的数据 d3d2d1d0被置入计数器的输出端，即 Q3Q2QlQ0＝d3d2d1d0。由于这个操作 要与 CP 上升沿同步，所以称为同步预置数。 ③ 计数。当 RD＝LD＝EP＝ET＝1 时，在 CP 端输入计数脉冲，计数器进行二进制 加法计数