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第9章 存储器和可编程逻辑器件 第 9 章 存储器和可编程逻辑器件 9.1 半导体存储器 9.2 可编程逻辑器件
第章存储器和可编程逻辑器件 个T 91半导体存储器 911只读存储器(ROM) 1.ROM的结构 ROM主要由地址译码器、存储矩阵和输出缓冲器三部 分组成,其基本结构如图9-1所示
第9章 存储器和可编程逻辑器件 9.1 半导体存储器 9.1.1 只读存储器(ROM) 1. ROM的结构 ROM主要由地址译码器、存储矩阵和输出缓冲器三部 分组成， 其基本结构如图 9 – 1 所示
第章存储器和可编程逻辑器件 W 信息单元 (字) 地址译码器 存储矩阵 W 匚 司存储单元 三态控制 输出缓冲器 ≡图91ROM的基本结构
第9章 存储器和可编程逻辑器件 图 9-1 ROM的基本结构 地 址 译 码 器 存储矩阵 输出缓冲器 Dm－ 1 D0 W0 W1 W2 －1 n A0 A1 An－1 三态控制 信息单元 (字 ) 存储单元 … … … … …
第章存储器和可编程逻辑器件 存储矩阵是存放信息的主体,它由许多存储单元排列 组成。每个存储单元存放一位二值代码(0或1),若干个存 储单元组成一个“字”(也称一个信息单元)。地址译码器 有n条地址输入线Ao~An1,2n条译码输出线W~W2”1,每 条译码输出线W称为“字线”,它与存储矩阵中的一个 “字”相对应。因此,每当给定一组输入地址时,译码器 只有一条输出字线W被选中,该字线可以在存储矩阵中找 到一个相应的“字”,并将字中的m位信息Dm~D送至输 出缓冲器。读出Dm1D的每条数据输出线D也称为“位 线”,每个字中信息的位数称为“字长
第9章 存储器和可编程逻辑器件 存储矩阵是存放信息的主体，它由许多存储单元排列 组成。每个存储单元存放一位二值代码(0 或 1)，若干个存 储单元组成一个“字”(也称一个信息单元)。 地址译码器 有n条地址输入线A0~An-1，2 n条译码输出线W0~W2 n -1，每一 条译码输出线Wi称为“字线” ，它与存储矩阵中的一个 “字”相对应。因此， 每当给定一组输入地址时，译码器 只有一条输出字线Wi被选中，该字线可以在存储矩阵中找 到一个相应的“字” ，并将字中的m位信息Dm-1~D0送至输 出缓冲器。读出Dm-1~D0的每条数据输出线Di也称为“位 线” ，每个字中信息的位数称为“字长”
第章存储器和可编程逻辑器件 ROM的存储单元可以用二极管构成,也可以用双极 极管或MOS管构成。存储器的容量用存储单元的数目来 表示,写成“字数乘位数”的形式。对于图9-1的存储矩阵 有2个字,每个字的字长为m,因此整个存储器的存储容量 为2×m位。存储容量也习惯用K(1K=1024)为单位来表示, 例如1K×4、2K×8和64K×1的存储器,其容量分别是 1024×4位、2048×8位和65536×1位。 输出缓冲器是ROM的数据读出电路,通常用三态门构 成,它不仅可以实现对输出数据的三态控制,以便与系统 总线联接,还可以提高存储器的带负载能力
第9章 存储器和可编程逻辑器件 ROM的存储单元可以用二极管构成，也可以用双极型 三极管或MOS管构成。存储器的容量用存储单元的数目来 表示，写成“字数乘位数”的形式。对于图 9-1 的存储矩阵 有2 n个字， 每个字的字长为m，因此整个存储器的存储容量 为2 n×m位。 存储容量也习惯用K(1 K=1024)为单位来表示， 例如1 K×4、 2 K×８ 和 64 K×1的存储器，其容量分别是 1024×4 位、 2048×8 位 和 65 536×1 位。 输出缓冲器是ROM的数据读出电路，通常用三态门构 成，它不仅可以实现对输出数据的三态控制，以便与系统 总线联接， 还可以提高存储器的带负载能力
第章存储器和可编程逻辑器件 存储矩阵 个T 地址译码器 R R R D2D 三态控制 输出缓冲器 图9-2二极管ROM结构图
第9章 存储器和可编程逻辑器件 图 9-2 二极管ROM结构图 地 址 译 码 器 W0 W1 W2 W3 R R R R 输出缓冲器 D3 D2 D1 D0 D3 D2 D1 D0 三态控制 存储矩阵 A1 A0 ′ ′ ′ ′
第章存储器和可编程逻辑器件 图9-2是具有两位地址输入和四位数据输出的ROM结构 图,其存储单元用二极管构成。图中,W~W3四条字线分 别选择存储矩阵中的四个字,每个字存放四位信息。制作 芯片时,若在某个字中的某一位存入“1〃,则在该字的字 线W与位线D之间接入二极管,反之,就不接二极管。 读出数据时,首先输入地址码,并对输出缓冲器实现三 态控制,则在数据输出端D3~D可以获得该地址对应字中所 存储的数据。例如,当A1A=00时,W=1,W1=W2=W3=0, 即此时W被选中,读出W对应字中的数据D3D2D1D=1001。 同理,当A1A分别为01、10、11时,依次读出各对应字中的 数据分别为0111、1110、0101。因此,该ROM全部地址内 所存储的数据可用表9-1表示
第9章 存储器和可编程逻辑器件 图9-2 是具有两位地址输入和四位数据输出的ROM结构 图， 其存储单元用二极管构成。图中，W0~W3四条字线分 别选择存储矩阵中的四个字，每个字存放四位信息。制作 芯片时，若在某个字中的某一位存入“1” ，则在该字的字 线Wi与位线Di之间接入二极管，反之，就不接二极管。 读出数据时，首先输入地址码，并对输出缓冲器实现三 态控制，则在数据输出端D3~D0可以获得该地址对应字中所 存储的数据。例如，当A1A0 =00时，W0 =1，W1 =W2 =W3 =0， 即此时W0被选中，读出W0对应字中的数据D3D2D1D0 =1001。 同理，当A1A0分别为01、10、11时，依次读出各对应字中的 数据分别为 0111、1110、0101。因此，该ROM全部地址内 所存储的数据可用表 9-1 表示
第章存储器和可编程逻辑器件 个T 表9-1图92ROM的数据表 地址 数据 D D D D A0011 0 0 0 111 0 0
第9章 存储器和可编程逻辑器件 表 9-1 图 9-2 ROM的数据表 地 址 数 据 A1 A0 D3 D2 D1 D0 0 0 0 1 1 0 1 1 1 0 0 1 0 1 1 1 1 1 1 0 0 1 0 1
第章存储器和可编程逻辑器件 2.ROM在组合逻辑设计中的应用 个T 从存储器的角度看,只要将逻辑函数的真值表事先存 入ROM,便可用ROM实现该函数。例如,在表9-1的 ROM数据表中,如果将输入地址A1、A看成两个输入逻辑 变量,而将数据输出D3、D2、D1、D看成一组输出逻辑变 量,则D3、D2、D1、D0就是41、A0的一组逻辑函数,表9 1就是这一组多输出组合逻辑函数的真值表,因此该ROM 可以实现表9-1中的四个函数(D3、D2、D1、Db),其表达 式为 D3= A1 A0+A, Ao D2= A1A+A A0+A, Ao D,=A1A+ A, Ao B=da+A4+44
第9章 存储器和可编程逻辑器件 2. ROM 从存储器的角度看，只要将逻辑函数的真值表事先存 入ROM，便可用ROM实现该函数。例如，在表 9-1 的 ROM数据表中，如果将输入地址A1、A0看成两个输入逻辑 变量，而将数据输出D3、D2、D1、D0看成一组输出逻辑变 量，则D3、D2、D1、D0就是A1、A0的一组逻辑函数，表 9- 1就是这一组多输出组合逻辑函数的真值表，因此该ROM 可以实现表 9-1 中的四个函数(D3、D2、D1、D0 )，其表达 式为 0 1 0 1 0 1 0 0 0 1 1 1 1 0 0 0 1 1 2 0 1 1 0 3 D A A A A A A D A A A A D A A A A A A D A A A A = + + = + = + + = + (9-1)
第章存储器和可编程逻辑器件 从组合逻辑结构来看,ROM中的地址译码器形成了输 入变量的所有最小项,即每一条字线对应输入地址变量的 个最小项。在图9-2中,W=AA、W=AA、W2=A14,W3=A4 因此式(9-1)又可以写为 D,=+W D,=W,++W D,=W,+w D=W+,tw
第9章 存储器和可编程逻辑器件 从组合逻辑结构来看，ROM中的地址译码器形成了输 入变量的所有最小项，即每一条字线对应输入地址变量的一 个最小项。在图 9-2 中， 3 1 0 0 0 2 1 1 1 1 0 0 W = A A、W = A A、W = A A ,W = A A 因此式(9-1)又可以写为： 0 0 1 3 1 1 2 2 1 2 3 3 0 2 D W W W D W W D W W W D W W = + + = + = + + = +
