电子线路实验（数字电路部分）汕头大学物理系电子学方法实验室2017年元月
电子线路实验 (数字电路部分) 汕头大学物理系电子学方法实验室 2017 年元月
目录实验一集成逻辑门电路.实验二数字集成电路接口实验实验三加法器和译码显示电路.10触发器实验四.15实验五数据选择器.20计数器实验六.26实验七移位寄存器.33实验八.38脉冲信号发生器实验九40555定时器及应用实验十44增益自动切换的电压放大电路
目录 实验一 集成逻辑门电路 .3 实验二 数字集成电路接口实验 .7 实验三 加法器和译码显示电路 .10 实验四 触发器.15 实验五 数据选择器 .20 实验六 计数器.26 实验七 移位寄存器 .33 实验八 脉冲信号发生器 .38 实验九 555 定时器及应用 .40 实验十 增益自动切换的电压放大电路.44
实验一集成逻辑门电路一。实验目的1.掌握CMOS及TTL门电路逻辑功能的测试方法。2.了解与非门主要电气特性的测试方法。3.熟悉三态门的逻辑功能及特点。二：实验原理1.本实验使用三种集成块：CMOS与非门CD4012，TTL与非门74LS20和三态门74LS125它们的引脚排列如图1一1所示。YSMA尚43200984国20098D-GNDGND02图4567034日6#(c)74LS125(a)CD4012(b)74LS20图1-1CD4012、74LS20、74LS123引脚排列由图可见74LS20和CD4012两种集成块的内部均有两个与非门，74LS125有四个三态门。它们的共同之处是管脚排列顺序相同，即以左边缺口为标志，管脚号从左下角开始逆时针方向按顺序排列。集成块的第7脚接地，第14脚接电源Vcc或VDD。做实验前将集成块缺口标志向左插到实验板上，然后按电路要求进行连线，注意CMOS电路输入端不能悬空。接通电源前应该检查连线是否有误，以防集成块通电后被烧坏。2.TTL与非门的主要参数（1）输出电平门电路输出为逻辑状态“1”时的电平VoH。门电路输出为逻辑状态“O”时的电平VoL。（2）输入电流门电路输入为高电平时的输入电流Im。门电路输入为低电平时的输入电流IL。（3）电源电流与非门工作时向电源索取的电流为电源电流。在手册中只给出与非门输出为低电平时的电源电流(用IccL表示)。（4）开门电平在与非门输出为额定低电平时，输入信号电平的最小值为VoN，当V>Von时Vo=VoL。（5）关门电平在与非门输出为额定高电平的0.9倍时，输入信号电平的最大值为VoFF，当V1<VoFF
14 1 2 3 4 5 6 7 13 12 11 10 9 8 GND VDD 14 1 2 3 4 5 6 7 13 12 11 10 9 8 GND VCC 14 1 2 3 4 5 6 7 13 12 11 10 9 8 VCC 4C 1C 1A 1Y 2C 2A 2Y GND 4A 4Y 3C 3A 3Y (a)CD4012 (b)74LS20 (c)74LS125 实验一 集成逻辑门电路 一．实验目的 1．掌握 CMOS 及 TTL 门电路逻辑功能的测试方法。 2．了解与非门主要电气特性的测试方法。 3．熟悉三态门的逻辑功能及特点。 二．实验原理 1．本实验使用三种集成块：CMOS 与非门 CD4012，TTL 与非门 74LS20 和三态门 74LS125 它们的引脚排列如图 1－1 所示。 图 1-1 CD4012、74LS20、74LS123 引脚排列 由图可见 74LS20 和 CD4012 两种集成块的内部均有两个与非门，74LS125 有四个三 态门。它们的共同之处是管脚排列顺序相同，即以左边缺口为标志，管脚号从左下角开始逆 时针方向按顺序排列。集成块的第 7 脚接地，第 14 脚接电源 VCC或 VDD。 做实验前将集成块缺口标志向左插到实验板上，然后按电路要求进行连线，注意 CMOS 电路输入端不能悬空。接通电源前应该检查连线是否有误，以防集成块通电后被烧 坏。 2．TTL 与非门的主要参数 （1）输出电平 门电路输出为逻辑状态“1”时的电平 VOH。 门电路输出为逻辑状态“0”时的电平 VOL。 （2）输入电流 门电路输入为高电平时的输入电流 IIH。 门电路输入为低电平时的输入电流 IIL。 （3）电源电流 与非门工作时向电源索取的电流为电源电流。在手册中只给出与非门输出为低电平时 的电源电流(用 ICCL表示)。 （4）开门电平 在与非门输出为额定低电平时，输入信号电平的最小值为 VON，当 V1>VON时 VO=VOL。 （5）关门电平 在与非门输出为额定高电平的 0.9 倍时，输入信号电平的最大值为 VOFF，当 V1<VOFF
时Vo-VoH。其他参数在这里不再列举，使用时可查阅有关资料。三实验内容及步骤1.CMOS及TTL与非门逻辑功能测试（1）将CMOS与非门输入端A、B、C分别接到三个逻辑开关Ko、KI、K2，输入端D接高电平，输出端Y接到电平显示电路。电路如图1一2所示。根据表1一1所列的输入变量取值组合测试并记录对应的输出状态。+5v表 1-1输入输出cYBcYBAA000001011图1-2与非门逻辑功能测试电路1/1（2）将图1一2中与非门的输入端D通过电阻R接地，其它各输入端同前，如图1一3所示。按表1一2要求分别测试并记录R=30KQ和200Q时对应输入变量取值的输出状态。表1-2输入输出YABcR=30KQR=200Q00000101111图1-3与非门输入负载特性测试电路（3）将图1一3所示电路中的CMOS与非门CD4012换成TTL与非门LS20（注意引脚排列不同，不要接错）。仍按表1一2要求测试并记录输出状态。（4）观察与非门对脉冲的控制作用。电路如图1一4所示。用示波器观察Y的波形。将与非门的一个输入端接连续脉冲信号（学习机1KHz脉冲源），其余输入端接逻+5v辑开关K。当逻辑开关K置“1”和置“0”时，记录输入、输出波形于表1一3。表 1-3Y1“0输入波形输出波形K的状态1图1-4测试与非门对脉冲信号的制作用0
时 VO=VOH。 其他参数在这里不再列举，使用时可查阅有关资料。 三．实验内容及步骤 1．CMOS 及 TTL 与非门逻辑功能测试 （1）将 CMOS 与非门输入端 A、B、C 分别接到三个逻辑开关 K0、K1、K2，输入端 D 接高电平，输出端 Y 接到电平显示电路。电路如图 1－2 所示。根据表 1－1 所列的输入 变量取值组合测试并记录对应的输出状态。 表 1－1 （2）将图 1－2 中与非门的输入端 D 通过电阻 R 接地，其它各输入端同前，如图 1 －3 所示。按表 1－2 要求分别测试并记录 R＝30KΩ和 200Ω时对应输入变量取值的输出状 态。 表 1－2 （3）将图 1－3 所示电路中的 CMOS 与非门 CD4012 换成 TTL 与非门 LS20（注意引脚 排列不同，不要接错）。仍按表 1－2 要求测试并记录输出状态。 （4）观察与非门对脉冲的控制作用。电路如图 1－4 所示。用示波器观察 Y 的波形。 将与非门的一个输入端接连续脉冲信号 （学习机 1KHz 脉冲源），其余输入端接逻 辑开关 K。当逻辑开关 K 置“1”和置“0” 时，记录输入、输出波形于表 1－3。 表 1－3 输入 输出 A B C Y 0 0 0 1 0 1 1 1 0 0 1 1 输入 输出 Y A B C R=30KΩ R=200Ω 0 0 0 1 0 1 1 1 0 0 1 1 输入波形 K 的状态 输出波形 1 0 +5v C B A Y 图 1-2 与非门逻辑功能测试电路 D +5v C B R Y 图 1-3 与非门输入负载特性测试电路 D A +5v Y 图 1-4 测试与非门对脉冲信号的制作用 “1” “0” K A B C
2.测试TTL与非门的主要参数（1）低电平输入电流IL和空载导通电源电流IccL的测试。接线如图1一5所示。记录实验结果。（2）TTL门电路的转移特性测试。接线如图1一6所示。在表1一4中记录实验结果。+5v+5v+5vmA?IKQVaVimA(b)Icc测试电路(a)I,测试电路图1-5与非门参数测试电路图1-6与非门转移特性测试电路表1-40.51.21.31.51.61.82Vi (v)1.413V。 (vV)3.三态门逻辑功能的测试（1）将三态门74LS125插入面包板，接线电路如图1一7所示。根据表1一5用示波器进行测试并记录实验结果。表 1-5接逻AYC(控制)A(输入)Y(输出)辑00开01关1011图1-7三态门逻辑功能测试（2）将三态门74LS125和与非门74LS20按图1-8所示电路相连接，按表1-6要求进行测试并记录实验结果。表1-6.YCBYA接接00逻电01舞平0I0显关示1100011011图1-8三态门控制电路逻辑功能测试
2．测试 TTL 与非门的主要参数 （1）低电平输入电流 IIL和空载导通电源电流 ICCL的测试。接线如图 1－5 所示。记录 实验结果。 （2）TTL 门电路的转移特性测试。接线如图 1－6 所示。在表 1－4 中记录实验结果。 表 1－4 Vi (V) 0.5 1 1.2 1.3 1.4 1.5 1.6 1.8 2 3 Vo (V) 3．三态门逻辑功能的测试 （1）将三态门 74LS125 插入面包板，接线电路如图 1－7 所示。根据表 1－5 用示波器 进行测试并记录实验结果。 表 1－5 （2）将三态门 74LS125 和与非门 74LS20 按图 1－8 所示电路相连接，按表 1－6 要求 进行测试并记录实验结果。 表 1－6 C (控制) A (输入) Y (输出) 0 0 1 1 0 1 0 1 C A B Y 0 0 0 1 1 0 1 0 1 1 0 0 1 1 0 1 0 1 +5v 悬 空 Y mA +5v 悬 空 Y +5v Y mA 1KΩ + Vi - + Vo - (a) I IL测试电路 (b) ICCL测试电路 图 1-5 与非门参数测试电路 图 1-6 与非门转移特性测试电路 Y C A 接 逻 辑 开 关 图 1-7 三态门逻辑功能测试 Y “1” A C B 接 逻 辑 开 关 接 电 平 显 示 图 1-8 三态门控制电路逻辑功能测试
四．实验报告要求1.整理实验数据，分析实验结果与理论值是否相符。2.用坐标纸画出与非门转移特性曲线。3.回答思考题。五．思考题（1）在图1-9所示电路中，若要实现Zi=AB和Z2=AB+CD的逻辑关系，图中电路多余输入端应如何处理？APcDZ2a3FoD.(a)(b)图1-9门电路示意图（2）为什么TTL与非门的低电平输入电流绝对值|IL|比高电平输入电流Im大？
四．实验报告要求 1．整理实验数据，分析实验结果与理论值是否相符。 2．用坐标纸画出与非门转移特性曲线。 3．回答思考题。 五．思考题 （1）在图 1－9 所示电路中，若要实现 Z1＝ AB 和 Z2＝ AB CD 的逻辑关系，图中电 路多余输入端应如何处理？ A A B C D Z1 (a) Z2 G E F D C B (b) 图 1－9 门电路示意图 （2）为什么 TTL 与非门的低电平输入电流绝对值︱IIL︱比高电平输入电流 IIH大？
实验二数字集成电路接口实验一，实验目的（1）熟悉TTL、CMOS两类集成门电路带负载能力的区别。（2）了解CMOS电路驱动TTL电路的方法。二：实验原理在数字系统中，经常会遇到TTL电路和CMOS电路相互连接的问题，这就要求驱动电路能为负载提供符合要求的高电平、低电平和驱动电流。因此，熟悉各系列TTL电路和CMOS电路的主要参数是十分必要的。一般参考书和相关手册都会列出这两类电路的特性参数比较表，有兴趣的同学可以自己查阅。本实验主要测试两类集成门电路带负载能力的区别以及CMOS电路驱动TTL电路的方法。1.带负载能力当门电路输出为高电平时，负载电流是由门电路输出端流出的，这种负载称为拉电流负载。由于门电路的输出电阻不等于零，所以当负载电流增加时，输出高电平会降低。当输出电平降低到比后一级门电路所需的高电平的最小值还低时，逻辑关系就会发生混乱。因此，拉电流负载电阻值不能太小。当门电路的输出为低电平时，负载电流是由负载电阻流入门电路的输出端的，这种负载称为灌电流负载。当灌入电流过大时，输出低电平会升高。当输出电平升高到比后一级门电路所需的低电平的最大值还高时，逻辑关系同样会发生混乱。因此，灌电流负载电阻值也不能太小。2.TTL电路和CMOS电路的接口（1）CMOS电路驱动TTL电路用CMOS电路驱动TTL电路时，主要是考虑CMOS电路输出的电平是否符合TTL电路输入电平的要求。当TTL电路和CMOS电路的电源电压相同时，则CMOS电路可以直接驱动TTL电路。但是由于TTL系列电路的输入低电平电流较大，而CMOS系列电路输出的低电平电流却很小，不能向TTL电路提供较大的输入低电平电流。解决该问题的方法有两个：一是将同一芯片上的多个CMOS电路并联使用，二是在CMOS电路输出端和TTL电路输入端之间接入CMOS驱动器。（2）TTL电路驱动CMOS电路用TTL电路驱动CMOS电路时，主要是考虑TTL电路输出的电平是否符合CMOS电路输入电平的要求。当TTL电路和CMOS电路的电源电压相同时，由于TTL系列电路的输出高电平电压较小，而CMOS系列电路的输入高电平电压却较大，这使它们之间的接口产生了困难。为了解决这个问题，可以在TTL电路的输出端和电源之间接一个上拉电阻。TTL电路和CMOS电路之间的接口也可以采用CMOS电平转换器来实现。需要注意的是，当电源电压不同的两种数字集成电路相连时，也需要用接口电路对逻辑电平进行转换，才能保证被连接的两部分电路均能正常工作，并保持逻辑关系正确。3.器件功能介绍
实验二 数字集成电路接口实验 一．实验目的 （1）熟悉 TTL、CMOS 两类集成门电路带负载能力的区别。 （2）了解 CMOS 电路驱动 TTL 电路的方法。 二．实验原理 在数字系统中，经常会遇到 TTL 电路和 CMOS 电路相互连接的问题，这就要求驱动 电路能为负载提供符合要求的高电平、低电平和驱动电流。因此，熟悉各系列 TTL 电路和 CMOS 电路的主要参数是十分必要的。一般参考书和相关手册都会列出这两类电路的特性 参数比较表，有兴趣的同学可以自己查阅。本实验主要测试两类集成门电路带负载能力的区 别以及 CMOS 电路驱动 TTL 电路的方法。 1．带负载能力 当门电路输出为高电平时，负载电流是由门电路输出端流出的，这种负载称为拉电流 负载。由于门电路的输出电阻不等于零，所以当负载电流增加时，输出高电平会降低。当输 出电平降低到比后一级门电路所需的高电平的最小值还低时，逻辑关系就会发生混乱。因此， 拉电流负载电阻值不能太小。 当门电路的输出为低电平时，负载电流是由负载电阻流入门电路的输出端的，这种负 载称为灌电流负载。当灌入电流过大时，输出低电平会升高。当输出电平升高到比后一级门 电路所需的低电平的最大值还高时，逻辑关系同样会发生混乱。因此，灌电流负载电阻值也 不能太小。 2．TTL 电路和 CMOS 电路的接口 （1）CMOS 电路驱动 TTL 电路 用 CMOS 电路驱动 TTL 电路时，主要是考虑 CMOS 电路输出的电平是否符合 TTL 电 路输入电平的要求。当 TTL 电路和 CMOS 电路的电源电压相同时，则 CMOS 电路可以直接 驱动 TTL 电路。但是由于 TTL 系列电路的输入低电平电流较大，而 CMOS 系列电路输出的 低电平电流却很小，不能向 TTL 电路提供较大的输入低电平电流。解决该问题的方法有两 个：一是将同一芯片上的多个 CMOS 电路并联使用，二是在 CMOS 电路输出端和 TTL 电路 输入端之间接入 CMOS 驱动器。 （2）TTL 电路驱动 CMOS 电路 用 TTL 电路驱动 CMOS 电路时，主要是考虑 TTL 电路输出的电平是否符合 CMOS 电 路输入电平的要求。当 TTL 电路和 CMOS 电路的电源电压相同时，由于 TTL 系列电路的输 出高电平电压较小，而 CMOS 系列电路的输入高电平电压却较大，这使它们之间的接口产 生了困难。为了解决这个问题，可以在 TTL 电路的输出端和电源之间接一个上拉电阻。TTL 电路和 CMOS 电路之间的接口也可以采用 CMOS 电平转换器来实现。 需要注意的是，当电源电压不同的两种数字集成电路相连时，也需要用接口电路对逻 辑电平进行转换，才能保证被连接的两部分电路均能正常工作，并保持逻辑关系正确。 3．器件功能介绍
74LS00为TTL2输入端四与非门，CC4011为CMOS2输入端四与非门，CC4050为六同相缓冲器。它们的引脚排列如图2一1所示。凯贺省rY尚简贸尚尚日国国#司059520日EEN图J7IVR2AGND0VYAYYA(a) 74LS00(b) CC4011(c）CC4050图2-174LS00、CC4011、CC4050引脚排列图三。实验内容1.TTL与CMOS电路的带负载能力测试&-O（1）带拉电流负载能力的测试G.用一片CT74LS00，按图2一2所示的电(V路连线（图中，G1、G2为同一集成块中的两个RPEL与非门，电位器RP阻值为10KQ），电路的输出端Y接电子技术学习机的电平显示发光二极图2-2带拉电流负载能力测试电路管L，然后按照下面的步骤做实验。a.将电位器RP的电阻值调至最大。b.打开学习机电源，此时，二极管不发光。c.缓慢调小电位器RP的电阻值，使发光二极管刚刚要发亮，但是尚未发亮。记录此时的电压表V和电流表A的读数，即为输出高电平的最小电压值UoHmin和最大电流值IoHmax填入表2一1中。d.集成电路换成CC4011，重复步骤a～c，并将测得数据填入表2一1中。表2一1TTL与CMOS电路的带负载能力带负载能力74LS00CC4011UoHmin (V)拉电流负载能力IoHmax (mA)UoLmax (V)灌电流负载能力IoLmax (mA)（2）带灌电流负载能力测试用一片74LS00，按图2一3所示的电路连线，电路的输出端Y接电子技术学习机的电平显示发光二极管L，然后按照下面的步骤做实验。a.将电位器RP的电阻值调至最大。b.打开学习机电源，此时，二极管应发光。缓慢调小电位器RP的电阻值，使发光二极管刚刚要熄灭，但是尚未熄灭。记录此c.时的电压表V和电流表A的读数，即为输出低电平的最大电压值UoLmax和最大电
74LS00 为 TTL 2 输入端四与非门，CC4011 为 CMOS 2 输入端四与非门，CC4050 为六 同相缓冲器。它们的引脚排列如图 2－1 所示。 14 1 2 3 4 5 6 7 13 12 11 10 9 8 Vcc 14 1 2 3 4 5 6 7 13 12 11 10 9 8 16 10 11 12 13 14 15 & & & & 4A 4B 4Y 3A 3B 3Y 1A 1B 1Y 2A 2B 2Y GND 4A 4B 4Y 3Y 3B 3A & & & & 1A 1B 1Y 2Y 2B 2A GND 9 1 2 3 4 5 6 7 8 (a) 74LS00 (b) CC4011 （c）CC4050 图 2-1 74LS00、CC4011、CC4050引脚排列图 VDD 4 Y 3 Y 6 Y 5 Y 2 Y 1 Y 2 A 6 A 5 A 4 A 3 A oc V 1 A ss V 三．实验内容 1．TTL 与 CMOS 电路的带负载能力测试 （1）带拉电流负载能力的测试 用一片 CT74LS00，按图 2－2 所示的电 路连线（图中，G1、G2 为同一集成块中的两个 与非门，电位器 RP 阻值为 10KΩ），电路的输 出端 Y 接电子技术学习机的电平显示发光二极 管 L，然后按照下面的步骤做实验。 a．将电位器 RP 的电阻值调至最大。 b．打开学习机电源，此时，二极管不发光。 c．缓慢调小电位器 RP 的电阻值，使发光二极管刚刚要发亮，但是尚未发亮。记录此 时的电压表V和电流表A的读数，即为输出高电平的最小电压值UOHmin和最大电流值IOHmax， 填入表 2－1 中。 d. 集成电路换成 CC4011，重复步骤 a～c，并将测得数据填入表 2－1 中。 表 2－1 TTL 与 CMOS 电路的带负载能力 带负载能力 74LS00 CC4011 拉电流负载能力 UOHmin (V) IOHmax (mA) 灌电流负载能力 UOLmax (V) IOLmax (mA) （2）带灌电流负载能力测试 用一片 74LS00，按图 2－3 所示的电路连线，电路的输出端 Y 接电子技术学习机的电 平显示发光二极管 L，然后按照下面的步骤做实验。 a． 将电位器 RP 的电阻值调至最大。 b． 打开学习机电源，此时，二极管应发光。 c． 缓慢调小电位器 RP 的电阻值，使发光二极管刚刚要熄灭，但是尚未熄灭。记录此 时的电压表 V 和电流表 A 的读数，即为输出低电平的最大电压值 UOLmax和最大电 & G1 A V & G2 R1 RP + - Y 100 图 2-2 带拉电流负载能力测试电路
流值IoLmax，填入表2一1中。d.将集成电路换成CC4011，重复步骤a～c，并将测得数据填入表2一1中。2.CMOS电路驱动TTL电路能力的测试实验电路如图2一4所示。其中Gi为CC4011中的一个与非门：G2为CC4050中的一个缓冲门；G3G6为74LS00中的四个与非门。UecLRPS10-&OYSOo-GinRi 100222k02&A图O&IA图2-3带灌电流负载能力测试电路图2-4CMOS驱动TTL能力测试电路（1）按照图2一4所示的电路，将其中G的两个输入端SI、S2接学习机上的电平开关KI、K2：G的输出端接G2的输入端：G2的输出端接G3的输入端（注意，先不接入G4～Gs)；G3的输出端Y接电平显示发光二极管LI。（2）用电平开关K1、K2给G的两个输入端输入信号，验证GI、G2和G3总的逻辑关系是否满足Y=S·S2。（3）将电平开关KI、K2都置于“1”，则发光二极管L应发光。（4）将G4～G6的输入端逐个接至G2的输出端，直到L刚好熄灭（如果Li不熄灭，可以再增加一块74LS00)，此时，再检查SI、S2和Y之间是否是“与”逻辑关系，并记录TTL与非门的个数。四：实验报告要求（1）根据实验结果分析比较74LS00和CC4011的带负载能力。（2）根据实验结果分析CC4011和CC4050带TTL门的能力
流值 IOLmax，填入表 2－1 中。 d. 将集成电路换成 CC4011，重复步骤 a～c，并将测得数据填入表 2－1 中。 2．CMOS 电路驱动 TTL 电路能力的测试 实验电路如图 2－4 所示。其中 G1 为 CC4011 中的一个与非门；G2 为 CC4050 中的一 个缓冲门；G3～G6 为 74LS00 中的四个与非门。 & G1 A V & G2 R1 RP + - Y 100 图 2-3 带灌电流负载能力测试电路 2.2k UCC & G1 & G2 & G3 & G4 & GG16 & G5 Y S1 S0 图 2-4 CMOS驱动TTL能力测试电路 （1）按照图 2－4 所示的电路，将其中 G1的两个输入端 S1、S2接学习机上的电平开 关 K1、K2；G1 的输出端接 G2的输入端；G2的输出端接 G3 的输入端（注意，先不接入 G4 ～ G6）；G3的输出端 Y 接电平显示发光二极管 L1。 （2）用电平开关 K1、K2 给 G1 的两个输入端输入信号，验证 G1 、G2和 G3总的逻辑 关系是否满足 Y＝S1·S2。 （3）将电平开关 K1、K2 都置于“1”，则发光二极管 L1 应发光。 （4）将 G4～G6 的输入端逐个接至 G2 的输出端，直到 L1 刚好熄灭（如果 L1 不熄灭， 可以再增加一块 74LS00），此时，再检查 S1、S2 和 Y 之间是否是“与”逻辑关系，并记录 TTL 与非门的个数。 四．实验报告要求 （1）根据实验结果分析比较 74LS00 和 CC4011 的带负载能力。 （2）根据实验结果分析 CC4011 和 CC4050 带 TTL 门的能力
实验三加法器和译码显示电路．实验目的1.熟悉组合逻辑电路的特点和一般分析方法。2.了解集成全加器、BCD一7段译码器以及半导体显示数码管的功能及使用方法。二实验原理CnSn图3一1所示电路是由集成异或门以及与非门等组成的全加器。它是典型的组合逻辑电路，可以实现两个+一位二进制（An和Bn）相加，并考虑来自低一位的进位（Cn-1)。输出的本位和为Sn，向高一位的进位为Cn用逻辑表达式可以表示为S, = A, B, ④Cn-1Cn-1AnBnC, =(A, ④B,)Cn-I + A,B,图3-1全加器电路= A,B, .(A, OB,)Cn-I该电路使用多块小规模集成电路，而且只能实现一位数的相加，故不太适用。目前已广泛使用的中规模集成全加器，只要单片即可完成多位数的相加。如C661（双全加器）和CD4008（四位超前进位全加器）等。图3一2所示电路为CD4008的逻辑框图及引脚排列图。它实现二进制A3A2AA和B3B2BBo相加，Co-为来自低位的进位，输出端有相加和S3S2SiSo及向高位的进位C3。其他各位的进位Co、C1、C2在制作器件时在内部已连好。C3超前进位电路A3B3S简商品尚尚品品尚A2B2S2AlCD4008BI-STASo02345678SA3B2A2BLAIB0Co-1A0Vs(b)CD4008(a)CD4008逻辑图图 3-2
实验三 加法器和译码显示电路 一．实验目的 1．熟悉组合逻辑电路的特点和一般分析方法。 2．了解集成全加器、BCD－7 段译码器以及半导体显示数码管的功能及使用方法。 二．实验原理 图 3－1 所示电路是由集成异或 门以及与非门等组成的全加器。它是 典型的组合逻辑电路，可以实现两个 一位二进制（An 和 Bn）相加，并考虑 来自低一位的进位（Cn－1）。输出的本 位和为 Sn，向高一位的进位为 Cn， 用逻辑表达式可以表示为 1 1 1 ( ) ( ) • n n n n n n n n n n n n n n n A B A B C C A B C A B S A B C 该电路使用多块小规模集成电路，而且只能实现一位数的相加，故不太适用。目前已 广泛使用的中规模集成全加器，只要单片即可完成多位数的相加。如 C661（双全加器）和 CD4008（四位超前进位全加器）等。图 3－2 所示电路为 CD4008 的逻辑框图及引脚排列图。 它实现二进制 A3A2A1A0和 B3B2B1B0相加，C0-1 为来自低位的进位，输出端有相加和 S3S2S1S0 及向高位的进位 C3。其他各位的进位 C0、C1、C2在制作器件时在内部已连好。 超前进位电路 A3 B3 A2 B2 A1 B1 A0 B0 C0-1 CI CI CI CI C3 S3 S2 S1 S0 16 15 14 13 12 11 10 A3 B2 A2 B1 A1 B0 Vss B3 C3 S2 S1 S0 9 C0-1 1 2 3 4 5 6 7 8 A0 (b)CD4008 VDD S3 CD4008 (a)CD4008逻辑图 图 3-2 + + Sn Cn Cn-1 An Bn 图 3-1 全加器电路