第2章TMS320c54X数字信号处理器硬件结构 2.1TMS320c54x的特点和硬件组成框图 22TMs320c54x的总线结构 2.3TMs320c54x的存储器分配 24中央处理单元(cPU) 2.5TMS320c54X片内外设简介 2.6硬件复位操作 2.7TMs320vc5402引脚及说明
第2章 TMS320C54x数字信号处理器硬件结构 ◼ 2.1 TMS320C54x的特点和硬件组成框图 ◼ 2.2 TMS320C54x的总线结构 ◼ 2.3 TMS320C54x的存储器分配 ◼ 2.4 中央处理单元（CPU） ◼ 2.5 TMS320C54x片内外设简介 ◼ 2.6 硬件复位操作 ◼ 2.7 TMS320VC5402引脚及说明
2.1TMs320c54X的特点和硬件组成框图 TMs320c54X的主要特性如下所示: CPU 先进的多总线结构。 40位算术逻辑运算单元(ALU)。 17位×17位并行乘法器与40位专用加法器相连。 比较、选择、存储单元(cSSU) 指数编码器可以在单个周期内计算40位累加器中数值的 指数。 双地址生成器包括8个辅助寄存器和两个辅助寄存器算术 运算单元(ARAU)。 回首页
2.1 TMS320C54x的特点和硬件组成框图 ◼ TMS320C54x的主要特性如下所示： CPU ◼ 先进的多总线结构。 ◼ 40位算术逻辑运算单元（ALU）。 ◼ 17位×17位并行乘法器与40位专用加法器相连。 ◼ 比较、选择、存储单元（CSSU）。 ◼ 指数编码器可以在单个周期内计算40位累加器中数值的 指数。 ◼ 双地址生成器包括8个辅助寄存器和两个辅助寄存器算术 运算单元（ARAU）。 返回首页
存储器 64K字程序存储器、64K字数据存储器以及64K 字O空间。在c548、C549、c5402、c5410和 c5420中程序存储器可以扩展
存储器 ◼ 64 K字程序存储器、64 K字数据存储器以及64 K 字I/O空间。在C548、C549、C5402、C5410和 C5420中程序存储器可以扩展
指令系统 单指令重复和块指令重复操作。 块存储器传送指令。 32位长操作数指令。 同时读入两个或3个操作数的指令。 并行存储和并行加载的算术指令。 条件存储指令。 从中断快速返回指令
指令系统 ◼ 单指令重复和块指令重复操作。 ◼ 块存储器传送指令。 ◼ 32位长操作数指令。 ◼ 同时读入两个或3个操作数的指令。 ◼ 并行存储和并行加载的算术指令。 ◼ 条件存储指令。 ◼ 从中断快速返回指令
在片外围电路(如图2-1所示) 软件可编程等待状态发生器。 可编程分区转换逻辑电路。 带有内部振荡器。 外部总线关断控制,以断开外部的数据总线、地 址总线和控制信号。 数据总线具有总线保持器特性。 可编程定时器。并行主机接口(HPI)
在片外围电路（如图2-1所示） ◼ 软件可编程等待状态发生器。 ◼ 可编程分区转换逻辑电路。 ◼ 带有内部振荡器。 ◼ 外部总线关断控制，以断开外部的数据总线、地 址总线和控制信号。 ◼ 数据总线具有总线保持器特性。 ◼ 可编程定时器。并行主机接口（HPl）
电源 可用DLEI、DLE2和DLE3指令控制功耗,以工 作在省电方式。 可以控制关断 CLKOUT输出信号
电源 ◼ 可用IDLEl、IDLE2和IDLE3指令控制功耗，以工 作在省电方式。 ◼ 可以控制关断CLKOUT输出信号
在片仿真接口 具有符合EE49.1标准的在片仿真接口 (JTAG) 速度 单周期定点指令的执行时间为25/20/15/12510 ns(40 MIPS/50 MIPS/66 MIPS/80 MIPS/100 MIPS
在片仿真接口 ◼ 具 有 符 合 IEEEll49.1 标 准 的 在 片 仿 真 接 口 （JTAG）。 速度 ◼ 单周期定点指令的执行时间为25/20/15/12.5/10- ns(40 MIPS/50 MIPS/66 MIPS/80 MIPS/100 MIPS)
System control Program address generaton Data address generation nterface logic(PAGEN) logic(DAGEN) PC IPTR. RC ARAUO ARAU1 BRC. RSA, REA ARC-AR7 ARP, BK DP, SP PAB DAB Peripheral interface EB 图2-1TMS320C54xDSP的内部硬件组成框图1 回本
返回本节 图2-1 TMS320C54x DSP的内部硬件组成框图1
EXP encoder Sign ct A40 Sign ctr Sion et Mult pher(17×17) MUX Barrel shifter ALU(4O) Fractonal MUX Legend: Accumu atOrA MUX B Accumulator B C cB data bus Adder(4D) D DB data bus E EB data COMP MSW/LSW M MAC uni P PB program bus E ZERO P SAT ROUND S Barret sh nter TRN T Register U ALU TC 图2-1TMS320C54XDSP的内部硬件组成框图2
图2-1 TMS320C54x DSP的内部硬件组成框图2
2.2TMs320c54X的总线结构 TMS320c54XDSP采用先进的哈佛结构并具有八 组总线,其独立的程序总线和数据总线允许同时 读取指令和操作数,实现高度的并行操作。 采用各自分开的数据总线分别用于读数据和写数 据,允许cPU在同一个机器周期内进行两次读操 作数和一次写操作数。独立的程序总线和数据总 线允许cPU同时访问程序指令和数据。 返回首页
2.2 TMS320C54x的总线结构 ◼ TMS320C54x DSP采用先进的哈佛结构并具有八 组总线，其独立的程序总线和数据总线允许同时 读取指令和操作数，实现高度的并行操作。 ◼ 采用各自分开的数据总线分别用于读数据和写数 据，允许CPU在同一个机器周期内进行两次读操 作数和一次写操作数。独立的程序总线和数据总 线允许CPU同时访问程序指令和数据。 返回首页