第五章触发器( Flip flop) 第一节概述 、触发器概念 有一个或多个输入,两个互反的输出(Q和Q) ,具有两个稳态,能存储一个0或1的基本单元 电路。通常用Q端的状态代表触发器的状态
1 第五章 触发器（Flip Flop） 第一节 概述 一、触发器概念 有一个或多个输入，两个互反的输出（Q和Q） ，具有两个稳态，能存储一个0或1的基本单元 电路。通常用Q端的状态代表触发器的状态
个或 多个输F Q 入 图51.1触发器的框图
2 图 5.1.1触发器的框图 F 一个或 多个输 入 Q Q
二、触发器的分类 1.按是否受控于时钟脉冲( CP Clock pulse (1)异步(基本)触发器(不用CP,异步工作) (2)同步(时钟)触发器(用CP,同步工作) ①钟控电位触发器(电位触发) ②主从触发器(主从触发或脉冲触发) ③边沿触发器(边沿触发)
3 二、触发器的分类 1.按是否受控于时钟脉冲(CP Clock Pulse ) (1) 异步（基本）触发器 (2) 同步（时钟）触发器 （不用CP，异步工作） （用CP，同步工作） ①钟控电位触发器 （电位触发） ②主从触发器（主从触发或脉冲触发） ③边沿触发器（边沿触发）
2.按实现的逻辑功能 ()SRFF (2) DFF (3)JKFF (4)TFF (5)TFF
4 2. 按实现的逻辑功能 (3) JKFF (1) SRFF (2) DFF (4) TFF (5) T′FF
第二节基本SRFF(SDR。FF) 、与非门构成的基本SRFF 1.电路构成 5、R:输入端 直接置1(或0)端; 直接置位(或复位)端 G1|& 数据输入端; 激励输入端; 触发输入端; (a)逻辑电路 控制输入端
5 1.电路构成 一、与非门构成的基本SRFF 第二节 基本SRFF(SDRDFF) (a) 逻辑电路 Q SD G1 & & G2 Q RD SD、RD ：输入端。 直接置1(或0)端； 直接置位(或复位)端； 数据输入端； 激励输入端； 触发输入端； 控制输入端
S R So R SD RD (b)曾用符号 (c)国标符号 图521与非门构成的基本SRFF
6 图 5.2.1与非门构成的基本SRFF Q Q SD RD (b) 曾用符号 (c) 国标符号 Q Q SD RD S R
2.逻辑功能 (1)现态(当前状态):接收信号时的状态,用Q 表示。 (2)次态(下一状态):接收信号后状态,用Q+1 表示。 (3)逻辑功能分析
7 2.逻辑功能 (1)现态(当前状态)：接收信号时的状态，用Q n 表示。 (2)次态(下一状态)：接收信号后状态，用Q n+1 表示。 (3)逻辑功能分析
n+1 D 0 0 置0 置1 保持 00Q+1=可+1=1不允许 结论: RD低电平有效
8 Q n+1 1 1 SD RD 0 0 0 1 1 1 0 0 Q n Q n+1 = Q n+1 = 1 置0 置1 保持 不允许 结论：SD 、RD 低电平有效
(4)脉冲工作特性 触发脉冲的持续时间tw>2tpd 3.逻辑功能的表示方法 (1)状态转移表(特性表) (2)功能表:状态转移表简化形式 (3)次态方程 Q D trnQ b+R=1(约束条件)
9 (4)脉冲工作特性 触发脉冲的持续时间 tw > 2tpd 3.逻辑功能的表示方法 (1)状态转移表（特性表） (2)功能表：状态转移表简化形式 (3)次态方程 Q n+1 = SD + RDQ n SD + RD = 1 (约束条件)
表5.2.1与非门基本触发器的状态转移表 SI RD Q O 逻辑功能 ×(φ)不允许 ×(φ)(不定) 0 0 0 0 0 0 保持
10 SD RD n Q n1 Q 逻辑功能 0 0 0 ×（ф） 不允许 0 0 1 ×（ф） （不定） 0 1 0 1 0 1 1 1 置“1” 1 0 0 0 1 0 1 0 置“0” 1 1 0 0 1 1 1 1 保 持 表 5.2.1 与非门基本触发器的状态转移表