VLSI设计导论实验报告 计93班 刘奕群 991407 实验四.集成电路综合设计实验 实验内容: 对74HC139电路的片选信号Cs支路进行分析,确定其域值电压,输入输出 延迟及功耗,并给出Cs支路的版图设计 实验步骤与结果分析: 、用 Sched作出电路图如下示: 2、电路直流分析: 对上图电路进行直流分析,输入信号V由04伏变化到24伏,步长005伏 观察输出信号的变化情况。以确定阈值电压。 实验所得的输出波形如下所示 out0Ⅳol 值电压为1.2v
VLSI 设计导论实验报告 计 93 班 刘奕群 991407 1 实验四 • 集成电路综合设计实验 一、实验内容： 对 74HC139 电路的片选信号 Cs 支路进行分析，确定其域值电压，输入输出 延迟及功耗，并给出 Cs 支路的版图设计。 二、实验步骤与结果分析： 1、用 Sched 作出电路图如下示： 2、电路直流分析： 对上图电路进行直流分析，输入信号 Vcs 由 0.4 伏变化到 2.4 伏，步长 0.05 伏， 观察输出信号的变化情况。以确定阈值电压。 实验所得的输出波形如下所示： 阈值电压为 1.2v
VLSI设计导论实验报告 计93班 刘奕群 991407 可见,实验所得的阈值电压为1.2v,且上升时间再0.lv左右,可以说这个电 路的直流性能是满足它作为片选段的功能要求的。 3、交流分析: 输入信号是频率为30M的脉冲方波信号(0.4伏到24伏),上升、下降延迟 均为3ns 延迟实验:观察输出波形的上升下降时间T和T,以及从输入到输出的延迟 IuHo实验结果如下图,其中延迟时间已经标出: v山ep口 outl Volt 输出 1.5ns 输入 120n 140n 160n IROn 20 0n 220n 240m 26 0n 280n 300 32 0n 34 TIME [sec 由此可见,按延迟时间的定义,输入与输出的延迟为27ns。 功耗实验:利用 MySPICE模拟工具,观察Vd# branch电流,利用 MyPost Processor工具对电流积分,从而计算出总功耗。电流曲线如下图: avdd/branch JAmpl 使用 MyPost Pr ocessor进行电流和电压的积分,计算出的总功耗曲线如下图
VLSI 设计导论实验报告 计 93 班 刘奕群 991407 2 可见，实验所得的阈值电压为 1.2v，且上升时间再 0.1v 左右，可以说这个电 路的直流性能是满足它作为片选段的功能要求的。 3、交流分析： 输入信号是频率为 30M 的脉冲方波信号（0.4 伏到 2.4 伏），上升、下降延迟 均为 3ns。 延迟实验：观察输出波形的上升下降时间 Tr 和 Tf ，以及从输入到输出的延迟 TpLH。实验结果如下图，其中延迟时间已经标出： 由此可见，按延迟时间的定义，输入与输出的延迟为 2.7ns。 功耗实验：利用 MySPICE 模拟工具，观察 Vdd #branch 电流，利用 MyPost Pr ocessor 工具对电流积分，从而计算出总功耗。电流曲线如下图： 使用 MyPost Pr ocessor 进行电流和电压的积分，计算出的总功耗曲线如下图 4.2ns 1.5ns 输出 输入
VLSI设计导论实验报告 计93班 刘奕群 991407 (其中,为方便表示,对电流作了反向): Oint(vdd*(0-vdd#branch)) mmmm 15n 2.6n 4n mm 1.2n 6n 4n 0.2n 00n 500n 100.0n 1500n time [ sec] 由图可见,功耗曲线呈周期性的增加,这与电压恒定,电流周期性变化的情 况是吻合的。最后入图标示,在150ns时,电路的功耗为3.15nW。 4、版图设计 针对Cs分支电路给出的设计版图如下所示: 要击44 波密
VLSI 设计导论实验报告 计 93 班 刘奕群 991407 3 （其中，为方便表示，对电流作了反向）： 由图可见，功耗曲线呈周期性的增加，这与电压恒定，电流周期性变化的情 况是吻合的。最后入图标示，在 150ns 时，电路的功耗为 3.15nW。 4、版图设计 针对 Cs 分支电路给出的设计版图如下所示：
VLSI设计导论实验报告 计93班 刘奕群 991407 此版图通过了DRC设计规则验证与 MYLVS进行的电路功能验证,证明它 符合设计规则,也满足Cs支路的功能要求。 三、实验总结 实验主要的困难之处在于版图设计,版图尽管小,花费的时间却不少,主要 是需要进行大量的微调工作,大概构建好版图结构后,DRC规则验证总是通不 过,一开始出现的几十个错误大部分都是由于尺寸上出现微小的误差,这确实是 比较痛苦的调整过程,不过也是因为第一次制作版图没有经验造成的。相信以后 注意到设计规则的规定,画图是可以避开许多弯子的。 至于前面的直、交流分析验证,由于由以前实验的积淀,尽管 MyPost Processor是首次使用,但也没出太大的毛病,较顺利的调整出了实验结 果。这里也就不再详述一些小错误的调整过程了。 总之,此次试验尽管出现了许多问题,花费了许多的时间,但收获也是相当 大的,对于正处于学习阶段的我们而言,现在出现的问题越多,就意味着以后可 能的实际应用中可以避免这些问题。从这个意义上讲,还是应该感谢课程给了我 们这个训练机会的 最后,感谢助教师兄一个学期的实验中给予的指导。真心的祝BULL哥哥 新年快乐,永远英明神武
VLSI 设计导论实验报告 计 93 班 刘奕群 991407 4 此版图通过了 DRC 设计规则验证与 MYLVS 进行的电路功能验证，证明它 符合设计规则，也满足 Cs 支路的功能要求。 三、实验总结 实验主要的困难之处在于版图设计，版图尽管小，花费的时间却不少，主要 是需要进行大量的微调工作，大概构建好版图结构后，DRC 规则验证总是通不 过，一开始出现的几十个错误大部分都是由于尺寸上出现微小的误差，这确实是 比较痛苦的调整过程，不过也是因为第一次制作版图没有经验造成的。相信以后 注意到设计规则的规定，画图是可以避开许多弯子的。 至 于 前 面 的 直 、 交 流 分 析 验 证 ， 由 于 由 以 前 实 验 的 积 淀 ， 尽 管 MyPost Pr ocessor 是首次使用，但也没出太大的毛病，较顺利的调整出了实验结 果。这里也就不再详述一些小错误的调整过程了。 总之，此次试验尽管出现了许多问题，花费了许多的时间，但收获也是相当 大的，对于正处于学习阶段的我们而言，现在出现的问题越多，就意味着以后可 能的实际应用中可以避免这些问题。从这个意义上讲，还是应该感谢课程给了我 们这个训练机会的。 最后，感谢助教师兄一个学期的实验中给予的指导。真心的祝 BULL 哥哥 新年快乐，永远英明神武
