I设计导论 计93班 陈磊 991398 实验四集成电续合设计实验 、实验内容: 对74HC139电路的片选信号Cs支路进行分析,确定其域值电压,输入 输出延迟及功耗,并给出Cs支路的版图设计。 二、实验步骤与结果分析: 15ced作出电图如 SOIN 直分 对上图电路进行直流分析,输入信号V由04伏变化到24伏,步长005 伏,观察输出信号的变化情况。以确定阈值电压。 实验所得的新出波形如下所六
VLSI 设计导论 计 93 班 陈磊 991398 1 一、实验内容： 对 74HC139 电路的片选信号 Cs 支路进行分析，确定其域值电压，输入 输出延迟及功耗，并给出 Cs 支路的版图设计。 二、实验步骤与结果分析： 1、用 Sched 作出电路图如下示： 2、电路直流分析： 对上图电路进行直流分析，输入信号 Vcs 由 0.4 伏变化到 2.4 伏，步长 0.05 伏，观察输出信号的变化情况。以确定阈值电压。 实验所得的输出波形如下所示：
I设计导论 计93班 陈磊 991398 盐outU ■ot0Vo 000.102030405060708091011121314151617181920 可见,实验所得的阈值电压为12v,且上升时间再0.1v左右,可以说这个电 路的直流性能是满足它作为片选段的功能要求的。 输入信号是频率为30M的脉冲方波信号(04伏到24伏),上升、下降 延迟均为3ns。 延迟实验:观察输出波形的上升下降时间和T,以及从输入到输出的 延迟 TpLH 实验结果如下图,其中延达的问已经标出 2
VLSI 设计导论 计 93 班 陈磊 991398 2 可见，实验所得的阈值电压为 1.2v，且上升时间再 0.1v 左右，可以说这个电 路的直流性能是满足它作为片选段的功能要求的。 3、交流分析： 输入信号是频率为 30M 的脉冲方波信号（0.4 伏到 2.4 伏），上升、下降 延迟均为 3ns。 延迟实验：观察输出波形的上升下降时间 Tr 和 Tf ，以及从输入到输出的 延迟 TpLH。 实验结果如下图，其中延迟时间已经标出：
I设计导论 计93班 陈磊 991398 國 vpulse_np outt0 appulse np souto volt 0020h40n60n80100n120n140n160180na00n220240n260h280n300320n340n360n380400h TImE(sec 由此可见,按延迟时间的定义,输入与输出的延迟为27ns 功耗实验:利用 MySPICE模拟工具,观察V# branch电流,利用 MyPost Pr ocessor工具对电流积分,从而计算出总功耗。 电流线如下图
VLSI 设计导论 计 93 班 陈磊 991398 3 由此可见，按延迟时间的定义，输入与输出的延迟为 2.7ns。 功耗实验：利用 MySPICE 模拟工具，观察 Vdd #branch 电流，利用 MyPost Pr ocessor 工具对电流积分，从而计算出总功耗。 电流曲线如下图：
I设计导论 计93班 陈磊 991398 國vd# tbranch avdd#br anch (Amp TImE(sec 使用 My, Process进行电流和电压的积分,计算出的总功耗曲线 下图(复中,为方便表元,邓电流作了反向
VLSI 设计导论 计 93 班 陈磊 991398 4 使用 MyPostProcessor 进行电流和电压的积分，计算出的总功耗曲线如 下图（其中，为方便表示，对电流作了反向）：
VLSI设计导论 计93班 陈磊 991398 4.0n int(vdd*(0-vdd#branch)) 3.8n 3.6n 34n主 3.2n 3.0n 2.8n --= == 2.6n o 24n 2.2n 20n 1.8n 1.6n 1.2n-1 10n 08n 0.6n 0.4n ::::: 0.2n 00n 0.0n 50.0n 1000n time [sec] 由图可见,功耗曲线呈周期性的增加,这与电压恒定,电流周期性变化 的情况是吻合的。最后入图标示,在150ns时,电路的功耗为3.15nW。 4图放 针对C5分支电路给出的设计版图如下所示
VLSI 设计导论 计 93 班 陈磊 991398 5 由图可见，功耗曲线呈周期性的增加，这与电压恒定，电流周期性变化 的情况是吻合的。最后入图标示，在 150ns 时，电路的功耗为 3.15nW。 4、版图设计 针对 Cs 分支电路给出的设计版图如下所示：
I设计导论 计93班 陈磊 991398 = 此版图通过了DRC设计规则验证与 MYLVS进行的电路功能验证,证明它 符合设计规则,也满足Cs支路的功能要求。 三、实验总结 实验主要的困难之处在于版图设计,版图尽管小,花费的时间却不少,主要 是需要进行大量的微调工作,大概构建好版图结构后,DRC规则验证总是通不 过,一开始出现的几十个错误大部分都是由于尺寸土出现微小的误差,这确实是 比较痛苦的调整过程,不过也是因为第一次制作版图没有经验造成的。相信以后 注意到设计规则的规定,画图是可以避开许多弯子的 至于前面的直、交流分析验证,由于由以前实验的积淀,尽管 MyPost Processor是首次使用,但也没出太大的毛病,较顺利的调整出了实验结 果。这里也就不再详述一些小错误的调整过程了 本学期的实验结束了,在实验中,我得到了很大的收获,学习软件使用和版 图绘制的收获是一方面,当然,更重要的是培养了我对课程的兴趣,我想,这可 能是比知识上的学习更重要的吧,再次感谢BULL哥哥对我们一学期的帮助
VLSI 设计导论 计 93 班 陈磊 991398 6 此版图通过了 DRC 设计规则验证与 MYLVS 进行的电路功能验证，证明它 符合设计规则，也满足 Cs 支路的功能要求。 三、实验总结 实验主要的困难之处在于版图设计，版图尽管小，花费的时间却不少，主要 是需要进行大量的微调工作，大概构建好版图结构后，DRC 规则验证总是通不 过，一开始出现的几十个错误大部分都是由于尺寸上出现微小的误差，这确实是 比较痛苦的调整过程，不过也是因为第一次制作版图没有经验造成的。相信以后 注意到设计规则的规定，画图是可以避开许多弯子的。 至 于 前 面 的 直 、 交 流 分 析 验 证 ， 由 于 由 以 前 实 验 的 积 淀 ， 尽 管 MyPost Pr ocessor 是首次使用，但也没出太大的毛病，较顺利的调整出了实验结 果。这里也就不再详述一些小错误的调整过程了。 本学期的实验结束了，在实验中，我得到了很大的收获，学习软件使用和版 图绘制的收获是一方面，当然，更重要的是培养了我对课程的兴趣，我想，这可 能是比知识上的学习更重要的吧，再次感谢 BULL 哥哥对我们一学期的帮助