第六章电路参数提取 2021/2/21
2021/2/21 1 第六章 电路参数提取
第一节信号传输延迟 数字电路的延迟由四部分组成: 门延迟 连线延迟 扇出延迟 大电容延迟 CMOS门延迟: 门延迟的定义 本征延迟 2021/2/21 2
2021/2/21 2 第一节 信号传输延迟 数字电路的延迟由四部分组成： 门延迟 连线延迟 扇出延迟 大电容延迟 一、CMOS门延迟： 门延迟的定义 本征延迟
时间t:输出信号波形从“1”电平的10%上 升到90%需要的时间。即:VO:10%90%Vdd。 tf:输出信号波形从“1”电平的90%下 降到10%需要的时间。即:V0:90%~10%Vdd。 t:输入电压变化到50%Vd的时刻到 输出电压变化到50%Vdd时刻之间的时间差。 50%Vdd 0 tdf td 2021/2/21
2021/2/21 3 • 上升时间tr：输出信号波形从“1”电平的10%上 升到90%需要的时间。即：V0：10%~90%Vdd。 • 下降时间tf：输出信号波形从“1”电平的90%下 降到10%需要的时间。即：V0：90%~10%Vdd。 • 延迟时间td：输入电压变化到50%Vdd的时刻到 输出电压变化到50%Vdd时刻之间的时间差。 Vi Vo tdf tdr 50%Vdd
前级反相器的负载电容约为后级反相器的两个晶体 管栅电容之和: CICgp+-Cgn=Cox(WpLp+ WnLn-Co(WpLp+ WnLn) Vdd Vi Vo V Cgi Vdd 2021/2/21
2021/2/21 4 前级反相器的负载电容约为后级反相器的两个晶体 管栅电容之和： Cl=Cgp+Cgn=Cox(WpLp+WnLn)=C(WpLp+WnLn) Vi Vo Vdd Vi Vo Vdd Cgp Cgn n Vi Vo Vdd Cl
1、下降时间: 设:输入波形为理想脉冲 Cl上的电压从0.9Vdd下降到VddⅥtm过程中, N管工作在饱和区 Cl上的电压从 Vdd-Vtn下降到0.1Vdd过程中, N管工作在线性区 根据放电电流的瞬态方程 Vdd Vo t 2021/2/21
2021/2/21 5 1、下降时间： 设：输入波形为理想脉冲 Cl上的电压从0.9Vdd下降到Vdd-Vtn过程中， N管工作在饱和区 Cl上的电压从Vdd-Vtn下降到0.1Vdd过程中， N管工作在线性区 根据放电电流的瞬态方程： Vi Vdd Vo dt Cl dV I Cl 0 0 = −
(1)当 Vo>Vdd-Vtn时: dt ( 令:Vo从0.9Vdd下降到Vdd-Vtn时间为tl 2C 0.9a 2C1(tm-0.11 B.a-vm) Jad-Vm w B-v (2)当Vo<VdⅤtn时: (V dd 2 令:Vo从Vdd-Vtn下降到0.Vdd时间为t2 2C, ddl n 2C, 19-20V J0.1 B ,( 2021/2/21 6
2021/2/21 6 （1）当Vo>Vdd-Vtn时： 令：Vo从0.9Vdd下降到Vdd-Vtn时间为tf1 （2）当Vo< Vdd-Vtn时： 令：Vo从Vdd-Vtn下降到0.1Vdd时间为tf2 0 2 ( ) 2 d d t n n l V V dt dV −C = − 2 0.9 1 0 ( ) 2 ( 0.1 ) ( ) 2 n d d t n l t n d d V V V n d d t n l f V V C V V dV V V C t d d d d t n − − = − = − ] 2 [( ) 2 0 0 0 V V V V dt dV −Cl = n d d − t n − ) 19 20 ln( ( ) 2 2 ( ) 2 0.1 2 0 0 0 2 d d d d t n n d d t n l V V V d d t n n l f V V V V V C V V V V C dV t d d t n d d − − = − − = −
CMOS反相器下降时间为: 2C 0.l 1,,19V-20V t dd +-In B, -v 设:Vtn=02Vddd=5v 4 dd Vdd 2、上升时间: 由充电电流的瞬态方程: d dt 2021/2/21
2021/2/21 7 CMOS反相器下降时间为： 设：Vtn=0.2Vdd Vdd=5v 2、上升时间： 由充电电流的瞬态方程： ) 19 20 ln( 2 0.1 1 [ ( ) 2 1 2 d d d d t n d d t n t n d d n d d t n l f f f V V V V V V V V V C t t t − + − − − = + = n dd l f V C t 4 Vi Vdd Vo Cl I S d d S dt dV I Cl 0 0 =
(1)当VoNVp时:cdln B,ldd=v 令:Vo从Ⅳp上升至0.9Vd的时间为tr2 0.91 2C 19a-20|V B,(d-l 2 2021/2/21 8
2021/2/21 8 （1）当Vo|Vtp|时： 令：Vo从|Vtp|上升至0.9Vdd的时间为tr2 0 2 ( | |) 2 dd t p n l V V dt dV C = − 2 | | 0.1 1 2 0 ( | |) 2 (| 0.1 ) ( | |) 2 n d d t p l t p d d V n d d t p V l r V V C V V dV V V C t t p d d − − = − = ] 2 [( | |) 2 0 0 0 V V V V dt dV Cl = n d d − t p − ) 19 20 | | ln( ( | |) 2 2 ( | |) 0.9 | | 0 0 0 2 d d d d t p p d d t p l V V d d t p n l r V V V V V C V V V V C dV t d d t p − − = − − =
CMOS反相器的上升时间为: 2C, V-O1v 19a-20V t =tI+tr2- tp +=( B,(=VD 0.1V|2 tp 设:Vtp|=0.2Vd 4 D 如果两管尺寸相同:=2时,A.=AB 有 tc≈2.5t 2021/2/21
2021/2/21 9 CMOS反相器的上升时间为： 设：|Vtp|=0.2Vdd 如果两管尺寸相同： 时， 有： )] 19 20 | | ln( 2 1 0.1| | | | 0.1 [ ( | |) 2 1 2 d d d d t p d d t p t p d d n d d t p l r r r V V V V V V V V V C t t t − + − − − = + = p dd l r V C t 4 p p n n L W L W = p p n n = f f p n r t = t 2.5t
两管尺寸相同时,上升延迟时间比下降 延迟时间长,这是因为电子迁移率大于 孔穴迁移率的原因 若要求t=tf,则要求βn=βp 2.5k 2021/2/21
2021/2/21 10 两管尺寸相同时，上升延迟时间比下降 延迟时间长，这是因为电子迁移率大于 孔穴迁移率的原因。 若要求tr=tf，则要求n=p 即： n n p p L W L W = 2.5
