江西现代职业技术学院 课件 常用组合逻辑电路_数字电子技术第三章（2）

3.2常用组合逻辑电路 3.2.1加法器和数值比较器 32.2编码器 3.2.3译码器 3.2.4数据选择器和数据分配器

3.2 常用组合逻辑电路 3.2.1 加法器和数值比较器 3.2.2 编码器 3.2.3 译码器 3.2.4 数据选择器和数据分配器

3.2.1加法器和数值比较器 加法器的基本概念及工作原理 加法器一实现两个二进制数的加法运算 尘加器一一只能进行本位加数、被加数 的加法运算而不考虑低位进位

3.2.1 加法器和数值比较器 一 、加法器的基本概念及工作原理 加法器——实现两个二进制数的加法运算 1．半加器——只能进行本位加数、被加数 的加法运算而不考虑低位进位

列出半加器的真值表： 输入 输出 被加数A加数B 和数3进位数C 0 0 0 0 1 0 1 0 1 1 0 由真值表直接写出表达式： S=AB+AB=A⊕B C=AB

S  AB  AB  A B C  AB 列出半加器的真值表： 由真值表直接写出表达式:

画出逻辑电路图

画出逻辑电路图。 A B C S & =1

如果想用与非门组成半加器，则将上式用代数法变 换成与非形式： S=AB+AB=AB+AB+AA+BB=A(A+B)+B(A+B)=A.AB+B.AB =A·ABB·AB C=AB⊥AB 由此画出用与非门组成的半加器和逻辑特号 A S B 1& &

S  ABAB ABABAABB A(AB)B(AB)  AABBAB  A ABB AB C  AB  AB 如果想用与非门组成半加器，则将上式用代数法变 换成与非形式： 由此画出用与非门组成的半加器和逻辑符号 & & & & & A B S C A B S C ∑ CO

2.全加器—能同时进行本位数和相邻低位的进 位信号的加法运算 A和B分别是被加数和加数， C-为相邻低位的进位， S,为本位的和， C,为本位的进位

2．全加器——能同时进行本位数和相邻低位的进 位信号的加法运算 Ai 和 Bi分别是被加数和加数， Ci1为相邻低位的进位， i S 为本位的和， Ci 为本位的进位

全加洛的真值表 输 入 翳 出 8 G 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 1 0 1 1 0 1 0 1 1 0 1 1 0 0 1 1 1 1

由真值表直接写出逻辑表达式，再经代数法化简和转换得： S=4BC-+4BC-+ABC-+4BC- =(A田BC-1+(A田B)C-=A田B田C C=ABC+4BC-+4B C+4B.C- =AB+(A田B)C-1

Si  Ai BiCi1  AiBiCi1  Ai BiCi1  AiBiCi1 i i i 1 i i i 1 i i i 1 ( ) ( )  A  B C   A  B C   A  B  C  Ci  AiBiCi1  Ai BiCi1  AiBiCi1  AiBiCi1 i i i i i- 1  AB  (A  B )C  由真值表直接写出逻辑表达式，再经代数法化简和转换得：

根据逻辑表达式画出全加器的逻辑电路图： B co

=1 =1 A B S i C i i C i i-1 & ≥1 ∑ CO A B i i i-1 C Ci Si CI 根据逻辑表达式画出全加器的逻辑电路图：

二、多位数加法器 4位串行进位加法器 向啊 12B2C A B1 Co A0 Bo C

二、多位数加法器 4位串行进位加法器 Bi C Ai i-1 S i i C B C A0 0 -1 0 S ∑ Bi i-1 A C i i S Ci A1 1 0 B C 1 S ∑ Bi i-1 A C i i S Ci A2 2 1 B C 2 S ∑ Bi i-1 A C i i S Ci A3 3 2 B C 3 S ∑ C3