4.4计数器 4.4.1同步二进制计数器 4.4.2 同步十进制计数器 4.4.3异步计数器 2023/7/17
2023/7/17 1 4.4 计数器 4.4.1 同步二进制计数器 4.4.2 同步十进制计数器 4.4.3 异步计数器
复习 时序逻辑电路的特点？ 寄存器分类？ 8位土进制数码需几个触发器来存放？ 2023/7/17
2023/7/17 2 复习 时序逻辑电路的特点？ 寄存器分类？ ８位二进制数码需几个触发器来存放？
计数器概述 计数器：用以统计输入时钟脉冲CP个数的电路。 计数器的分类： 1.按计数进制分 二进制计数器：按二进制数运算规律进行计数的 电路称作上进制计数器。 十进制计数器：按士进制数运算规律进行计数的 电路称作十进制计数器。 任意进制计数器：二进制计数器和十进制计数器 之外的其它进制计数器统称为任意进制计数器。 二进制计数器是结构最简单的计数器，但应用很
计数器：用以统计输入时钟脉冲CP个数的电路。 计数器的分类： 计数器概述 1．按计数进制分 二进制计数器：按二进制数运算规律进行计数的 电路称作二进制计数器。 十进制计数器：按十进制数运算规律进行计数的 电路称作十进制计数器。 任意进制计数器：二进制计数器和十进制计数器 之外的其它进制计数器统称为任意进制计数器。 二进制计数器是结构最简单的计数器，但应用很 广
2. 按数字的变化规律 加法计数器：随着计数脉冲的输入作递增计数的 电路称作加法计数器。 减法计数器：随着计数脉冲的输入作递减计数的 电路称作减法计数器。 加/减计数器：在加/减控制信号作用下，可递增 3.按计数器中触发器翻转是否同步分 异步计数器：计数脉冲只加到部分触发器的时钟 脉冲输入端上，而其它触发器的触发信号则由电路内 部提供，应翻转的触发器状态更新有先有后的计数器， 称作异步计数器。 同步计数器：计数脉冲同时加到所有触发器的时 钟信号输入端，使应翻转的触发器同时翻转的计数器 称作同步计数器
2023/7/17 4 2．按数字的变化规律 加法计数器：随着计数脉冲的输入作递增计数的 电路称作加法计数器。 减法计数器：随着计数脉冲的输入作递减计数的 电路称作减法计数器。 加/减计数器：在加/减控制信号作用下，可递增 计数，也可递减计数的电路，称作加/减计数器，又 称可逆计数器。 也有特殊情况，不作加/减，其状态可在外触发 控制下循环进行特殊跳转，状态转换图中构成封闭的 计数环。 3．按计数器中触发器翻转是否同步分 异步计数器：计数脉冲只加到部分触发器的时钟 脉冲输入端上，而其它触发器的触发信号则由电路内 部提供，应翻转的触发器状态更新有先有后的计数器， 称作异步计数器。 同步计数器：计数脉冲同时加到所有触发器的时 钟信号输入端，使应翻转的触发器同时翻转的计数器， 称作同步计数器
4.4.1同步二进制计数器 返 同步计数器中，各触发器的翻转与时钟脉冲同步。 同步计数器的工作速度较快，工作频率也较高。 1.同步二进制加法计数器 （1) 设计思想： ①所有触发器的时钟控制端均由计数脉冲CP输 入， CP的每一个触发沿都会使所有的触发器状态更 新。 ②应控制触发器的输入端，可将触发器接成T 触发器 当低位不向高位进位时，令高位触发器的T=0, 触发器状态保持不变； 当低位向高位进位时，令高位触发器的T=1,触 发器翻转，计数加1
2023/7/17 5 4.4.1 同步二进制计数器 同步计数器中，各触发器的翻转与时钟脉冲同步。 同步计数器的工作速度较快，工作频率也较高。 1．同步二进制加法计数器 （1）设计思想： ① 所有触发器的时钟控制端均由计数脉冲CP输 入，CP的每一个触发沿都会使所有的触发器状态更 新。 ② 应控制触发器的输入端，可将触发器接成T 触发器。 当低位不向高位进位时，令高位触发器的T＝0， 触发器状态保持不变； 当低位向高位进位时，令高位触发器的T=1，触 发器翻转，计数加1
(2)当低位全1时再加1，则低位向高位进位。 1+1=1 11+1=100 111+1=1000 1111+1=10000 可得到T的表达式为： To-Jo-Ko-1 T-J-K=2o T2=/2=K2=Q100 2023/7/17 T3-3=K3=02212
2023/7/17 6 （2）当低位全1时再加1，则低位向高位进位。 1＋1＝1 11＋1＝100 111＋1＝1000 1111＋1＝10000 …… 可得到T的表达式为： T0 =J0 =K0=1 T1 =J1 =K1 = Q0 T2 =J2 =K2 = Q1Q0 T3 =J3 =K3= Q2Q1Q0
4位二进制加法计数器的状态转换表 CP顺序 O3 02 OCn 0 0000 0001 0010 3 0011 0100 5 0101 6 0110 7 0111 B 1000 9 1001 10 1010 11 1011 12 1100 13 1101 14 1110 5 1111 2023/7/17 16 0000
2023/7/17 7 4位二进制加法计数器的状态转换表 CP顺序 Q3 Q2 Q1 Q0 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 10 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1 16 0 0 0 0
cp 21 0 4位同步二进制加法计数器的时序图 2023/7/17
2023/7/17 8 4位同步二进制加法计数器的时序图
03 0 1& 1J FF. C1 FF, C1 FF, FFo C1< & & 1K 1K R D CP 计数输入 4位T-K- T=J-KI-Qo T2=J2=K2=000 2023/7/17 T3-3=K3=02212
2023/7/17 9 4位同步二进制加法计数器 T0=J0=K0=1 T1=J1=K1= Q0 T2=J2=K2= Q1Q0 T3=J3=K3= Q2Q1Q0
2. 同步二进制减法计数器 (1)设计思想： ①所有触发器的时钟控制端均由计数脉冲CP输入 CP的每一个触发沿都会使所有的触发器状态更新。 ②应控制触发器的输入端，可将触发器接成T触发 器。 当低位不向高位借位时，令高位触发器的T=0, 触发器状态保持不变； 当低位向高位借位时，令高位触发器的T=1,触发 器翻转，计数减1。 2023/7/17
2023/7/17 10 2．同步二进制减法计数器 （1）设计思想： ① 所有触发器的时钟控制端均由计数脉冲CP输入， CP的每一个触发沿都会使所有的触发器状态更新。 ② 应控制触发器的输入端，可将触发器接成T触发 器。 当低位不向高位借位时，令高位触发器的T＝0， 触发器状态保持不变； 当低位向高位借位时，令高位触发器的T=1，触发 器翻转，计数减1