《EDA技术与SOPC基础》第8讲分频器电路设计明德博学求实创新
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《EDA技术与SOPC基础》知识回顾上升沿表达方式计数器电路设计■计数器功能明德博学求实创新
明德 博学 求实 创新 《EDA技术与SOPC基础》 知识回顾 上升沿表达方式 计数器电路设计 计数器功能
《EDA技术与SOPC基础》项目5：分频器设计明德博学求实创新
明德 博学 求实 创新 《EDA技术与SOPC基础》 项目5：分频器设计
《EDA技术与SOPC基础》本讲知识点二分频电路设计方法偶数倍分频电路设计方法■奇数倍电路分频设计方法明德博学求实创新
明德 博学 求实 创新 《EDA技术与SOPC基础》 本讲知识点 二分频电路设计方法 偶数倍分频电路设计方法 奇数倍电路分频设计方法
《EDA技术与SOPC基础》设计任务采用Verilog HDL语言，设计各种分频器电路。明德博学求实创新
明德 博学 求实 创新 《EDA技术与SOPC基础》 一、设计任务 采用Verilog HDL语言，设计各 种分频器电路
《EDA技木与SOPC基础》分频器概述所谓分频是指将高频信号变为低频信号，即能将信号频率以某种倍数进行改变。这个倍数通常称为分频比（用字母R表示），R=输入时钟频率/输出时钟频率。根据这个比值关系，R往往有奇数、偶数和半整数之分，因此分频器根据R的取值特点设计电路有所区别。但基本方法是通过计数器构建而成，本节将介绍几种常见的分频器设计方法。明德博学未实创新
明德 博学 求实 创新 《EDA技术与SOPC基础》 分频器概述 所谓分频是指将高频信号变为低频信号，即能将信号 频率以某种倍数进行改变。这个倍数通常称为分频比（用 字母R表示），R=输入时钟频率/输出时钟频率。根据这个 比值关系，R往往有奇数、偶数和半整数之分，因此分频 器根据R的取值特点，设计电路有所区别。但基本方法是 通过计数器构建而成，本节将介绍几种常见的分频器设计 方法
《EDA技术与SOPC基础》设计原理一汇Ops320.0ns640.0ns960.0ns1.28usNamepps口1CLK_inoutCLK out二分频仿真波形明德博学求实创新
明德 博学 求实 创新 《EDA技术与SOPC基础》 二、设计原理 二分频仿真波形
《EDA技术与SOPC基础》三、二分频电路【例3-11】二分频电路设计module fenpinqi 2 (CLK in,CLK out)inputCLK in,//输入时钟信号output CLK out;//分频输出信号A;reg //中间变量always @ (posedge CLK in)//输入时钟上升沿A<= ~ A;//A进行翻转assign CLK out=A;//将中间结果向端口输出endmodule明德博学求实创新
明德 博学 求实 创新 《EDA技术与SOPC基础》 三、二分频电路 【例3-11】二分频电路设计 module fenpinqi_2 (CLK_in,CLK_out); input CLK_in; //输入时钟信号 output CLK_out; //分频输出信号 reg A; //中间变量 always @ (posedge CLK_in ) //输入时钟上升沿 A<= ~ A; //A进行翻转 assign CLK_out=A; //将中间结果向端口输出 endmodule
《EDA技术与SOPC基础》三、偶数倍分频如果分频比R计算出来为偶数时，此类分频器设计方法比较简单和固定。例如，如果需要将FPGA最小系统中的5OMHz信号分频为1Hz信号输出（占空比为50%），从而得到标准周期为1s的信号，那么应该首先计算该分频器所需分频比R，根据分频原理，此时 R=50MHz/，其结果为50000000倍/1Hz分频。明德博学未实创新
明德 博学 求实 创新 《EDA技术与SOPC基础》 三、偶数倍分频 如果分频比R计算出来为偶数时，此类分频器设计方法比 较简单和固定。例如，如果需要将FPGA最小系统中的50MHz 信号分频为1Hz信号输出（占空比为50%），从而得到标准周 期为1s的信号，那么应该首先计算该分频器所需分频比R，根 据分频原理，此时 ，其结果为50000000倍 分频 。 R = 50MHz 1Hz ， Hz MHz 1 R = 50
《EDA技术与SOPC基础》【例3-12】偶数倍分频设计module fenpinqi(CLK 50M,CLK 1Hz):input CLK 50M;//输入时钟信号50MHzoutput CLK 1Hz;//分频输出信号1HzA,/ /中间变量Aregreg[24:0] counter;parameter R 2=25000000:/分频比一半always@（posedgeCLK_50M）//输入时钟上升沿beginif(counter--R 2)//如果计数器等于分频比一半begincounter<=O；//分频计数器清0A<=~ A: //A进行翻转endelsecounter<=counter+l：//计数器end//将中间结果向端口输出assign CLK 1Hz=A;endmodule明德博学来实创新
明德 博学 求实 创新 《EDA技术与SOPC基础》 【例3-12】偶数倍分频设计 module fenpinqi(CLK_50M,CLK_1Hz); input CLK_50M; //输入时钟信号50MHz output CLK_1Hz; //分频输出信号1Hz reg A; //中间变量A reg [24:0] counter; parameter R_2=25000000; //分频比一半 always @ (posedge CLK_50M ) // 输入时钟上升沿 begin if (counter==R_2) //如果计数器等于分频比一半 begin counter<=0; //分频计数器清0 A<= ~ A; //A进行翻转 end else counter<=counter+1; //计数器 end assign CLK_1Hz=A; //将中间结果向端口输出 endmodule