教字逻辑设计及应用 第8章附序逻辑设计实践(一) SSl型锁存景和触发爨 MS件:计数器、移位寺存景 其它:文档、迭代、故障和亚稳定性
第8章 时序逻辑设计实践(一) 数字逻辑设计及应用 SSI型锁存器和触发器 MSI器件：计数器、移位寄存器 其它：文档、迭代、故障和亚稳定性
教字逻辑设计及应用 第8章肘序逻辑设计实践 SS|型锁存器和触发景 MS器件:计数器、移位寄存器 其它:文档、迭代、故障和丕稳定性「
第8章 时序逻辑设计实践 SSI型锁存器和触发器 MSI器件：计数器、移位寄存器 其它：文档、迭代、故障和亚稳定性 数字逻辑设计及应用
8.1时序电路文档标准 一般要求:(P479) 逻辑符号: 边沿触发、主从输出 异步预置(顶端)、异步清零(底端) 状态机描述 文字、状态表、状态图、状态转移列表 时序图及其规范(P481)
8.1 时序电路文档标准 一般要求：（P479） 逻辑符号： 边沿触发、主从输出 异步预置（顶端）、异步清零（底端） 状态机描述 文字、状态表、状态图、状态转移列表 时序图及其规范（P481）
H L CLOCK clk 触发器输出 A ffp 组合电路输出XXY com b 触发器输入 建立时间容限 p setu hold t clk ffpd(max) comb(max) setup 保持时间容限 t ffpd( min) comb(min)hold
CLOCK H t L t clk t 触发器输出 f fpd t comb t 组合电路输出 触发器输入 hold t setup t 建立时间容限 clk f fpd(max) comb(max) setup t －t －t －t 保持时间容限 f fpd(min) comb(min) hold t ＋t －t
82锁存器和触发器 SS|锁存器和触发器 74x74 74x375 PR P484图8-3 D 12C1 CLK Qb 引脚 1D bgp cLr 2D20 20 3 4C 3Q 74x109 74x112 3d 3Q PR PR 4D 40 40 CLK -aS CLK K QQ QQ CLR CLR D锁存器
8.2 锁存器和触发器 SSI锁存器和触发器 1Q 1Q 2Q 2Q 3Q 3Q 4Q 4Q 1,2C 1D 2D 3,4C 3D 4D 74x375 D锁存器 PR D Q CLK Q CLR 74x74 PR J Q CLK K Q CLR 74x109 PR J Q CLK K Q CLR 74x112 P484图8-3 引脚
开关消抖 5v 开关闭合 SW L DSW 开关闭合 理想情况 打开第1次接触触点 干抖动 SW L SW L DSW DSW
开关消抖 +5V SW_L DSW 开关闭合 SW_L DSW 开关 打开 闭合 第1次接触 触点 抖动 SW_L DSW 理想情况
开关闭合 1 O SW L iNtO 1 SW L 1 0 SW 0 1 SW 0 1 SW L 1 O SW L 1 O SW 0 1. SW
SW_L SW 0 0 1 1 SW_L SW 0 0 1 1 开关闭合 0 0 1 SW_L 1 SW 0 0 1 1 SW_L SW 1 1 0 0
开关闭合 SW_LN DSW P486图8-5 SW 问题: 口为什么不应该同高速CMOS器件一起使用? +5V s QHQ R Qb--QL
SW_L SW 开关闭合 DSW P486 图8-5 问题： ❑ 为什么不应该同高速CMOS器件一起使用？ Q QL S Q R Q +5V
恿线保持电路 74x138 PO EN1-G1YO EN2 L-d G2A Y1 P1 Y2 EN3 L-C G2B 下Y3 Y4 SRCO-A SDATA Y5 SRC1 Y6 SRC2-C Y7 P7
总线保持电路 A B C G1 G2A G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74x138 EN1 EN2_L EN3_L SRC0 SRC1 SRC2 P0 P1 P7 SDATA
多位锁存器和寄存景 DQ 回顾 C Q 锁存器的应用 DQ 多位锁存器 C Q 寄存器( register 共用同一时钟的多个 D Q c Q b D触发器组合在一起 通常用来存储一组 C QQ 相关的二进制数。 DIN[3: 0] WR RD DOUT[3: 0]
D Q C Q D Q C Q D Q C Q D Q C Q DIN[3:0] WR RD DOUT[3:0] 多位锁存器和寄存器 回顾： 锁存器的应用 —— 多位锁存器 寄存器（register） 共用同一时钟的多个 D 触发器组合在一起 通常用来存储一组 相关的二进制数